năm 2021 TSMC làm ra khoảng 12 đến 13 triệu tấm wafer 300 milimet. Giả sử mỗi die rộng khoảng 100 milimet vuông thì ấy tương ứng với 8 tỷ chip bán dẫn
Bài này sẽ nói về cách suy nghĩ của TSMC về tỷ lệ không lỗi, tăng tốc độ xuất lượng và, nhìn chung, cải thiện sản xuất wafer
Sản xuất wafer
Cần những lớp phủ mặt nạ, một mặt nạ được sử dụng để tái sản xuất một khuôn mẫu lên một tấm chất nền. Mỗi lớp mặt nạ cần 15 đến 25 bước xử lý. Những bước này bao gồm: oxi hoá, quang khắc, khắc mòn, cấy ion, rửa nước...
Một chip vi mạch tiến trình 180 nanomet, cách đây 20 năm là công nghệ mũi nhọn tiên tiến nhất, có 20 lớp mặt nạ, có nghĩa là một tấm wafer đơn lẻ cần đến 600 bước
Ngày nay, tiến trình mũi nhọn – TSMC gọi là N14, N16 và N10 – có thể lên đến 60, 70 và 80 lớp mặt nạ.
Thử thách không lỗi (yield)
Die xấu không thể đem tái chế, chỉ có thể đem vứt đi, lãng phí được tính vào giá thành của các die tốt còn lại. Cho nên, ví dụ nếu tỷ lệ không lỗi đạt 50% thì ảnh hưởng đến giá thành mỗi đơn vị thành phẩm tăng gấp đôi.
Nhìn chung, tỷ lệ không lỗi được định nghĩa là tỷ lệ tổng đầu vào trở thành đầu ra có thể bán cho khách. Nhưng có nhiều yếu tố khác nữa.
Ví dụ: line yield (tỷ lệ không lỗi trên dây chuyền sản xuất) là tỷ lệ tấm wafer đạt đến vòng kiểm tra điện cuối cùng
Die yield (tỷ lệ die không lỗi) là tỷ lệ die trên những tấm wafer không lỗi đạt đến vòng lắp đặt và kiểm tra cuối cùng
Final test yield (tỷ lệ đạt vòng kiểm tra cuối cùng) là tỷ lệ đạt qua đến vòng lắp đặt và kiểm tra cuối cùng
Những xưởng độc lập có quyền kiểm soát trực tiếp hai tỷ lệ đạt dây chuyền và die.
Các bước wafer
Duy trì tỷ lệ đạt cao sau 500-600 bước là rất khó. Khuyết tật cần được kiểm tra và phát hiện càng sớm càng tốt để kỹ thuật viên có thể nhanh chóng can thiệp và sửa dây chuyền trước khi thêm wafer được chế
Trên một tiến trình 400 bước – kể cả nếu mỗi bước đạt tỷ lệ đạt đơn lẻ trung bình là 98% thì tỷ lệ die đạt của tấm wafer cũng chỉ được 0.03% tức là chỉ được 3 die đạt trong số 1 vạn die
Con số mong muốn là 95% die đạt
Canaan là một khách hàng Trung Quốc của TSMC nói tỷ lệ đạt của họ - dùng tiến trình xử lý 16 nanomet của TSMC – vào khoảng 95-96% trong vài năm vừa qua.
Tiến trình 16 nanomet của TSMC có đâu đó 60 lớp wafer tức là từ 800 đến 1200 bước, có thể tính ra tỷ lệ đạt mỗi bước trong số ấy phải gần như hoàn hảo, chưa kể tốc độ chạy dây chuyền cao.
Nguyên nhân gây tỷ lệ lỗi [khuyết tật]
Lý do khiến tỷ lệ lỗi tăng? Ấy là câu hỏi trị giá tỷ đôla.
Thực tế thì gần như bất cứ gì cũng có thể ảnh hưởng tỷ lệ đạt theo hướng tiêu cực.
Đây chỉ là một số ví dụ:
- Hạt dị vật sát nhân: bất cứ thứ gì đủ lớn để gây hỏng hóc trong sản xuất bán dẫn, giống như bụi gây ảnh hưởng xấu lên lỗi hiển thị
Hạt dị vật có ở mọi nơi, ví dụ lỗi trong vật liệu mới cho vào hoặc trong nước siêu tinh khiết. Một số công đoạn như thổi và khắc plasma cũng tạo ra hạt dị vật sát nhân, ảnh hưởng tỷ lệ đạt
Tiến trình mới và kích cỡ càng tiến bộ, càng nhiều dị vật có cơ hội được coi là hạt sát nhân. Tranh luận mới đây trong ngành công nghiệp nước siêu tinh khiết đang ám chỉ rằng kích cỡ của một hạt sát nhân đã hạ xuống còn 10 nanomet chỉ ngang độ dài đường kính của phân tử DNA
Những dị vật có thể hấp dẫn hạt tĩnh điện, gây tổn hại trực tiếp lên tấm wafer. Những vụ phóng tĩnh điện chỉ kéo dài 1-10 nano giây nhưng đủ để nung chảy vật liệu
Nếu những hạt tĩnh điện tiếp xúc và gây hại cho lớp mặt nạ - được khắc phủ theo khuôn mẫu thiết kế chip – thì đương nhiên mọi tấm wafer silicon sản xuất theo nó cũng bị thiệt hại luôn
- Điểm yếu gây lỗi cố hữu của quang khắc siêu cực tím
EUV giúp hạ kích cỡ chi tiết vi mạch xuống nhỏ đến mức các xưởng phải bắt đầu xem xét thuộc tính xác suất của những tương tác kích cỡ nhỏ cỡ hạt nguyên tử
Dưới cỡ nguyên tử, có xác suất khi một hạt photon ánh sáng bị hấp thụ ở một số địa điểm nhất định.
Microbridge con đường là nơi giữ khoảng cách, và broken line là nơi con đường nên nằm, là những lỗi in thường gặp phần lớn do ngẫu nhiên, hiện tượng đã từng được quan sát thấy, cụ thể trong quang khắc nhúng, nhưng lúc ấy kích cỡ chi tiết vi mạch vẫn lớn chưa đáng lo ngại, không như hiện nay với những tiến trình xử lý dưới 10 nanomet
xưởng hiện đại sử dụng các kỹ thuật quang khắc được tính toán để khắc phục và in rõ hơn các chi tiết. Phần mềm phải tính đến những tương tác không may này
ví dụ: những phiên bản trước đây được lập trình, giả định rằng những cạnh rời rạc thì bây giờ phần mềm phải thay những cạnh ấy bằng ước lượng liên tục
Cải thiện tỷ lệ đạt
không xưởng nào đạt được 95% khi bắt đầu tiến trình mới mà phải tiến bộ dần trong một quá trình gọi tên là "Yield learning" [cải thiện tỷ lệ đạt] loại bỏ từng nguồn gây lỗi lẻ
về căn bản đầu tiên tỷ lệ đạt chắc chỉ đạt 20 đến 50%, sau khi tìm hiểu và nhanh chóng cải thiện lên con số yêu cầu, kể từ đó tỷ lệ đạt ổn định
thời gian để có được con số đạt ổn định ấy được gọi là "time to yield" càng nhanh càng tốt và xưởng càng lãi bởi vì giá bán sản phẩm sẽ giảm dần sau khi ra mắt
cho nên nếu xưởng có thể lên được tỷ lệ đạt chấp nhận nhanh chóng trước khi giá bán giảm thì xưởng thu được lãi cao nhất.
trong một nghiên cứu trước đây, TSMC tìm cách tăng tốc độ cải thiện tỷ lệ đạt cho các tiến trình mới lên 18% mỗi năm và tiến trình trưởng thành lên 4-12% mỗi năm
Cải thiện tỷ lệ đạt nhanh
tuy nhiên vì mạch bán dẫn càng phức tạp thì tiến trình cải thiện tỷ lệ đạt càng khó
mới đầu, phần lớn các xưởng dựa vào các kỹ sư kinh nghiệm soi xét dữ liệu, làm thí nghiệm và theo đó điều chỉnh các công đoạn dựa trên dữ liệu nhìn thấy
ví dụ: Motorola Semiconductors từng một lần gặp, tỷ lệ wafer đạt trong một tiến trình trưởng thành bỗng nhiên giảm 5% mà không có lý do gì trước khi bị điều tra - những đĩa wafer lỗi chỉ có thể bị phát hiện trong kiểm tra cuối với cảm biến đủ nhạy - công ty đã mất 5 năm và 30 chuyên gia khám phá ra lý do; nhiều nhóm chuyên gia đã tái dựng lại dây chuyền fab đĩa wafer, mang soi kính hiển vi electron... và may mắn lắm thì trong một thí nghiệm 4 nhân tố mới phát hiện ra lý do từ một ống phát xạ lỗi
cải thiện tỷ lệ đạt, ngày nay đã thành một công việc lắm dữ liệu và nặng về tự động hoá hơn. Toàn bộ công đoạn fab tạo ra và thu thập hàng triệu dữ liệu mỗi ngày. Tìm ra quy luật của dữ liệu này, với hàng trăm đặc điểm, đã vượt quá tầm những phương pháp thống kê truyền thống
thậm chí, kỹ sư còn dùng cả mô hình học máy vào số dữ liệu này để tìm ra cải tiến mới
ví dụ tiến trình quang khắc, có nhiều tham số đầu vào cần đo, như thời gian để nhúng đĩa wafer xuống một chất hoá học cụ thể hay thời gian trộn một số chất hoá học trước khi dùng
công đoạn không tránh khỏi lỗi như những điểm nóng [hot spot] và vật phủ [overlay] nhưng mối tương quan giữa lỗi ấy và dữ liệu nhập thì không tuyến tính nên khó khám phá nếu không có công cụ phức tạp, do đó mô hình học máy được dùng để hoàn thiện công thức quang khắc và đạt kết quả tối ưu
phương pháp dữ liệu lớn ấy đã có thể giúp chỉ ra lỗi Motorola gặp ở trên chỉ trong vài tuần
cho nên TSMC thuê hàng trăm kỹ sư IT và kỹ sư trí thông minh nhân tạo để phân tích dữ liệu
Tự động
có nhiều công đoạn cơ học được tự động hoá trong xưởng để hạn chế con người hạn chế hạt sát nhân lọt vào
nhân viên mặc đồ sạch chỉ vào trong để bảo trì, rôbôt đã thay thế tất cả không chỉ để đảm bảo sạch và còn vì kích thước đĩa wafer đã trở nên lớn hơn
tiêu chuẩn đĩa wafer hiện nay rộng 300 milimet đựng trong các FOUP viết tắt Front Opening Unified Pod là hộp hợp nhất mở cửa trước
một FOUP nặng 9 kilogam đựng tối đa 25 đĩa silic quá nặng nên được chỉnh để rôbôt kéo lên đưa đến một sân máy nhờ hệ thống cáp treo, máy mở hộp FOUP và xử lý đĩa bên trong, xong rồi trả lại đĩa vào FOUP và đóng lại để rôbôt chuyển đến máy kế tiếp
phần lớn những máy ấy mua từ hai công ty Muratec và Daifuku của Nhật Bản là hai công ty hàng đầu trong kỹ thuật máy công cụ và tự động cho phòng sạch
nghiên cứu cho thấy xưởng fab thành công nhất có hệ thống tự động nhiều chức năng nhất trong phòng sạch. Được linh hoạt sử dụng rôbôt để điều chỉnh tiến trình sản xuất trong lúc vận hành là cần thiết để tối đa tốc độ và thông lượng [sản xuất]
Chu kỳ
các xưởng fab đo lường tốc độ xử lý một lớp mặt nạ theo đơn vị chu kỳ. TSMC liên tục nhấn mạnh con số này
TSMC coi trọng chu kỳ còn hơn cả tỷ lệ đạt thực tế vì tăng chu kỳ cho phép nhiều lượt "việc dơ dang" hơn, nhiều dữ liệu hơn, tốc độ cải thiện tỷ lệ đạt nhanh hơn và do đó nhanh chóng bán chip tiến trình mới hơn
cuối thập niên 1990 TSMC tiên phong một hệ thống phân phối để tăng tốc độ tối ưu hoá thiết bị và rút ngắn chu kỳ. Hệ thống cân nhắc những nhân tố kỹ thuật và kinh doanh để quyết định xem đĩa wafer nào và khi nào phân phối đến một trạm
ví dụ: một furnace [lò cao] và một wet bench [máy rửa và khắc [etch] axit ướt] trong đó một máy wet bench có thể xử lý 4 FOUP mỗi lần cho nên khi lò cao gần xong, nó phối hợp cho rôbôt và wet bench chuẩn bị tiếp nhận
để tìm ra "khi" nào, TSMC sử dụng định lý toán học trong thuyết truy vấn [lý thuyết xếp hàng] là định luật Little
luật của Little được biểu diễn là N = λ T
trong đó N là mức tồn kho trung bình dài hạn của hệ thống được hỏi
lamda λ là tốc độ tiếp nhận đĩa wafer
và T là chu kỳ
TSMC sử dụng một dẫn xuất từ công thức Little để tính chu kỳ còn lại và tối ưu hoặc điều chỉnh thời gian phân phối tự động
Kết
TSMC và các khách hàng đang chạy đua chào bán sản phẩm ra thị trường trước khi giá bán hạ. Nhiều công ty thiết kế [vi mạch] đã tỏ rõ rằng ưu tiên hàng đầu không phải giá chào hàng mà là thời gian dẫn đầu.
TSMC có thể tận dụng sản lượng khổng lồ của khách đặt hàng để tạo ra nhiều dữ liệu và tối ưu hoá tốt hơn mọi đối thủ cạnh tranh
thêm một khách hàng là TSMC thêm vượt trội trong khối lượng dữ liệu và cải thiện tỷ lệ đạt, đồng thời tăng lợi nhuận vận hành. Lợi thế quy mô
TSMC đề cập đến thời gian cải thiện lên tỷ lệ đạt chấp nhận [time to yield] của một số tiến trình tiên tiến trong hội thảo công nghệ hằng năm
tiến trình mới nhất được nhắc là N5 có vẻ hứa hẹn mang lợi nhuận lớn cho xưởng
tiến trình mới hơn là N3 dựa theo tin đồn thì đang gặp vấn đề cần hàng trăm thí nghiệm, điều chỉnh và cải thiện TSMC đang nhanh chóng thực hiện để cải thiện lên tỷ lệ đạt chấp nhận [cho tiến trình N3]
Không có nhận xét nào:
Đăng nhận xét