những tiến trình 3 nanomet

tại hội thảo công nghệ 2022 TSMC đề cập đến tiến trình xử lý n3 sắp tới
nhưng, nhìn vào những phiên bản n3 mà gã khổng lồ Đài Loan kế hoạch ra mắt trong những năm tới: năm 2022 ra mắt n3 và sau đó là n3e, n3p và n3x
có thể thấy, công đoạn sản xuất bán dẫn tiên tiến sẽ không còn sử dụng một tiến trình nữa, sẽ phải chắt lọc và đồng thời phải phát triển tiến trình phù hợp cho sản phẩm mong muốn

Khởi đầu
thưở sơ khai của luật Moore từ năm 1980 đến 2005 người ta vẫn thiết kế chip mà không quan tâm lắm đến phương thức gia công vì cứ mỗi 2 năm thì xưởng lại tìm được cách thu nhỏ 70% kích cỡ chức năng của chip, thường thì thiết kế chỉ việc thu nhỏ 2 chiều dài và rộng
đạt yêu cầu thu nhỏ ấy là việc của các xưởng
năm 2005 xưởng bắt đầu vấp phải những hạn chế căn bản và đã lan toả ảnh hưởng lâu dài đến ngành

Kết thúc của quang khắc
những ngày cũ, động lực chủ yếu là tiến bộ trong công nghệ quang khắc, đến năm 2005 thì kích thước chức năng của tiến trình đã nhỏ hơn bước sóng của ánh sáng khắc chip
năm 2001 đèn laser 193 nanomet ra mắt cho sản xuất và căn bản là phiên bản ánh sáng cuối cùng
quang khắc 157 nanomet không phổ cập được và EUV thì vẫn quá sớm
tiến trình đầu tiên vấp phải trở ngại là 130 nanomet đã xuất hiện số khuyết tật cao bất thường
trước 130 nanomet thì khuyết tật gia công đáng kể nhất ngành là ngẫu nhiên và không tránh được, như lỗi vì dị vật bay vào đĩa wafer
xưởng có thể giảm tỷ lệ lỗi xuống mức chấp nhận được
ở tiến trình 130 nanomet thì một loại khuyết tật mới nhanh chóng trỗi dậy, liên quan đến quang khắc bị bất lực, những bộ máy in gặp khó không thể in được thiết kế mong muốn

Kỹ thuật khuếch đại độ phân giải
để ứng phó, xưởng ra mắt công nghệ mới để in một số chức năng đặc biệt nhỏ của tiến trình
ví dụ xưởng thêm dấu mark ở cuối hàng thiết kế, giống như chữ có chân và phông chữ serif
đánh dấu chữ serif khiến hàng thiết kế về tổng thể to hơn và dễ in hơn
kích cỡ chức năng tiếp tục thu nhỏ nhưng công cụ kỹ thuật lõi đối mặt những giới hạn căn bản, xưởng ra mắt "đường ray bảo bọc" ở giai đoạn thiết kế chip để tránh khuyết tật sát thủ và cải thiện tỷ lệ đạt

PPA - hiệu năng, điện năng và thước đo không gian
về thiết kế chip và cách các chip làm ở những tiến trình khác nhau có thể chồng lên nhau
một trong những chính sách phụ thường thấy của ngành là hiệu năng, điện năng và thước đo không gian (PPA)
điện năng là điện tiêu thụ khi chip chạy hoặc để không
hiệu năng đo tần số tối đa chip đạt được
không gian đo diện tích silic mà chip chiếm chỗ theo đơn vị milimet - từng được tính theo đơn vị số lượng cổng
hiện nay, một số thước đo đã không còn quan trọng với một số thị trường mới, ví dụ thị trường đi động quan tâm đến điện năng và kích thước không gian hơn
để đáp ứng nhu cầu mới, chuyên gia bắt đầu thêm những thước đo mới vào chính sách PPA truyền thống
nổi tiếng nhất là điện năng, hiệu năng, diện tích và giá thành (PPAC): liệu 10% tăng hiệu năng có đáng để chi thêm 100 triệu đôla gia công?

DFM
nhắc lại "đường ray bảo bọc" trong công đoạn đầu tiên của thiết kế chip, mới đầu gọi tên là "thiết kế cho khả năng sản xuất" DFM và xuất hiện cùng với tiến trình 90 nanomet
quy luật xuất hiện từ công nghệ củng cố độ phân giải, lần đầu ra mắt ở thế hệ 130 nanomet
mục tiêu chính là khắc phục rào cản vật lý căn bản của quang khắc 193 nanomet bị lớn hơn những chi tiết chức năng 130 hoặc 90 nanomet cần khắc
ví dụ: ở kích thước nanomet ấy, các góc không phải góc, quang khắc không thể làm được, vì vật lý - cho nên luôn luôn bị một chút cong và có thể tác động đến thiết kế tổng thể chip - xưởng xử lý vấn đề này bằng cách ra mắt luật thiết kế mới trong đó nhà thiết kế không được phép đặt một góc vào quá gần một cổng bán dẫn
lựa chọn cứng nhắc theo luật hoặc thư thả và chấp nhận thoả hiệp: nếu bảo thủ một chút thì tỷ lệ đạt dễ thành tựu hơn nhưng đổi lại thừa ra một khoảng không và do đó thước đo không gian bị phình và có thể ảnh hưởng hiệu năng

Thay đổi
trải qua kỷ nguyên thiết kế và sản xuất mới này, các xưởng tự tạo ra những quy định và chủ yếu là bắt buộc các nhà thiết kế mà không cần phản hồi - về phía xưởng thì ấy chỉ là một phần của công đoạn cải thiện tỷ lệ đạt
giống như cơ quan công quyền, một khi quy định có hiệu lực, rất hiếm khi nó sẽ bị loại bỏ: tiến trình 90 nanomet có số quy định thiết kế gấp 4 lần thế hệ 180 nanomet
chuyển tiếp đến 65 nanomet và tiến trình kế tiếp, bộ luật càng dày thêm, xu hướng mà ra mắt quang khắc nhúng 193i cũng không giúp gì để tem tém lại
chưa hết, thay đổi xuất hiện mà không có cảnh báo, các xưởng chỉ ra mắt một cấu trúc trong một thế hệ và đột nhiên loại bỏ nó trong thế hệ kế
sau rốt, tương tác một chiều này bắt đầu ảnh hưởng xấu lên hiệu năng thực tế của chip - chuỗi công việc không duy trì lâu được về mặt kinh tế
thời điểm tiến trình 28 nanomet, xưởng và hãng thiết kế quyết định rằng mối quan hệ cần khăng khít hơn để đáp ứng nhu cầu các bên

Hợp tác tối ưu kỹ thuật thiết kế DTCO
DTCO là cách những bước tiến trình bán dẫn tiên tiến ngày nay được làm thực tế

N20 và sau đó
phương thức DTCO bắt đầu với những thế hệ lẫn lộn các bước tiến trình mà ngành gọi là bước n20, n16 và n14
những thế hệ này, ngành gia công bán dẫn ra mắt 2 cải tiến mới và bóng bán dẫn finfet và khắc nhiều lần

FinFET
bóng bán dẫn hiệu ứng trường hình vây cá [FinFET] đã kế tục MOSFET phẳng
phẳng, một cổng nằm giữa một nguồn và cống: cổng được thiết kế để cho qua hoặc cản điện tử [electron] chảy từ nguồn đền cống
khi dòng chảy electron được cho qua, bóng bán dẫn ở trạng thái bật và khi cản thì ở trạng thái tắt
FinFET nâng cấu trúc nguồn và cống lên cao: ta nói nó dạng 3 chiều và đo lường được chiều cao, chiều rộng và chiều dài của vây cá [Fin] sẽ quyết định được hiệu năng, điện năng, diện tích và giá thành
lẽ tự nhiên thì FinFET càng mỏng và cao thì hiệu năng càng cao và có thể nhét thêm vào một diện tích nhất định, đồng thời tăng rủi ro bị bẻ cong, tình huống gọi tên là sụp đổ vây cá hay trượt cong

DTCO
nhà thiết kế chip làm trực tiếp với các kỹ sư công đoạn của các xưởng để ra được bước tiến trình có thể đáp ứng mục tiêu thiết kế của dự án tuân theo PPAC
bước đầu của công đoạn DTCO, 2 bên xác định những tham số của công nghệ xử lý tương lai, ví dụ độ mỏng và chiều cao của vây cá cũng như khoảng cách giữa các vây cá
những thông số này vẫn được định hướng bởi mục tiêu thu nhỏ 70% của luật Moore
ví dụ: một công ty thiết kế một chip di động tiết kiệm điện thì thông số đo lường quan trọng nhất là điện năng và diện tích không gian, chip di động phải lọt vừa vào những gói có kích thước vật lý nhỏ và tiêu thụ điện rất hiệu quả [tiết kiệm]
bước tiếp theo là các kỹ sư công đoạn của xưởng lấy những thông số vây cá và tạo một thư viện 'tế bào' tiêu chuẩn - những nhóm chuẩn hoá các cổng để cho phép chức năng logic ví dụ như thao tác "và" và thao tác "hoặc" và kết hợp cả 2 thao tác...
những tế bào tiêu chuẩn là những mảnh ghép xếp hình [lego] của thiết kế chip và bản thân tế bào thì bao gồm các vây cá
kích cỡ các tế bào có kích thước gọi tên là chiều cao đường ray, đường ray càng cao thì hiệu năng càng cao nhưng diện tích sử dụng tăng
xưởng và công ty thiết kế chip hợp tác ra những quy định và thư viện cho bước tiến trình mới, hai bên đều góp công cho tỷ lệ thu nhỏ cuối cùng
ví dụ trong công đoạn DTCO từ thế hệ n14 đến thế hệ n10, mục tiêu cho một tế bào tiêu chuẩn cụ thể là đạt được 0.47 lần tổng diện tích thu nhỏ - đạt được nhờ phối hợp giữa sản xuất và thiết kế, tế bào tiêu chuẩn được tái thiết kế từ 9 đường ray về 7.5 đường ray là đã giảm còn 0.83 lần thu nhỏ diện tích và sau đó nhà gia công thu nhỏ tiếp bằng cách khắc 3 lần khắc nghiệt, cho phép để bóng bán dẫn thu nhỏ kích thước vật lý bằng 0.56 lần diện tích
xong, người thiết kế có thể sử dụng thư viện tế bào tiêu chuẩn siêu tuỳ chỉnh mới này để xây những viên gạch và, sau rốt, danh sách mạng lưới [netlist] và thiết kế - thực sự là cần cả làng để làm ra một bước xử lý tiên tiến mới và do đó, những thiết kế mới ấy là khác nhau

Mối quan hệ
chuỗi việc này mất hàng năm trước khi bước xử lý thực sự đi vào gia công quy mô và cho thấy những bước xử lý tiên tiến là khác nhau giữa các xưởng
cũng có nghĩa là cần nhiều tin tưởng giữa các xưởng tiên tiến và khách hàng, công ty thiết kế chip phải chia sẻ nhiều thông tin về sản phẩm họ thiết kế, cái họ muốn và cách họ định hiện thực nó
lòng tin và dòng thông tin này đi theo 2 chiều
khác với thiết kế cho những quy định về khả năng gia công với DTCO, xưởng có thể phải tiếp nhận thêm độ phức tạp xử lý, nghĩa là thêm bước và rủi ro hụt tỷ lệ đạt để trao cho người thiết kế thêm linh hoạt

Sau DTCO
Phối hợp tối ưu công nghệ thiết kế đã theo ngành qua những thế hệ vừa qua, cùng với EUV cuối cùng cũng sẵn sàng thì ngành đã được chuẩn bị cho tương lai trung hạn
nhưng sau đó thì sao?
khó nói vì ngành rất kém trong việc đưa ra dự liệu cho tương lai xa quá 5 năm
IMEC đã nghĩ đến cái gọi là phối hợp tối ưu hệ thống công nghệ [STCO] mở rộng cách tiếp cận chiplet mà công ty AMD đã phổ biến
ngành đóng gói tiên tiến sẽ được mời gọi vào cộng đồng để giúp tách riêng những phần không thể bị thu nhỏ, như đầu vào và đầu ra, hay tín hiệu tuần tự
liệu DTCO có tiến hoá thành STCO hay không thì chưa rõ, nhưng càng ngày thì ngành càng cần cân nhắc một số chức năng trước đó bị coi nhẹ, để có thể vắt thêm PPAC

Kết
gia tăng sử dụng DTCO ở tiến trình tiên tiến đã gợi nhớ lại các nhà sản xuất bán dẫn tích hợp bổ dọc trước đây, nhà sản xuất thiết kế tích hợp
trong 30 năm, giới học thuật và tinh hoa doanh nghiệp đã ca ngợi cách mà ngành bán dẫn bị tách thành 2
giờ đây cũng những người ấy sẽ hợp tác một lần nữa ở bước tiến trình tiên tiến