ngày nay, giá thành để thiết kế và fab một chip với nút tiến trình mũi nhọn đã trở nên đắt đỏ chưa từng thấy: để mỗi vài năm lại tăng quy mô mật độ bóng bán dẫn
giải pháp tiên tiến như quang khắc EUV đã tiêu tốn hàng tỷ đôla phát triển và hàng trăm triệu đôla triển khai
khách hàng phải tính bài toán kinh tế để khả thi với giải pháp mới: những nút như 5 nanomet chỉ có thể được triển khai ở quy mô khổng lồ - ví dụ chip di động được bán hàng triệu chiếc mỗi năm
không có quy mô ấy và không tiếp cận được những mật độ bóng bán dẫn càng lúc càng tăng, làm sao có thể bán ra sản phẩm có hiệu năng tốt hơn?
một giải pháp mà các công ty thẻ đồ hoạ và vi xử lý máy chủ đã thử là chế tạo chip to hơn: thêm bóng bán dẫn, bất chấp mật độ thấp
tuy nhiên, tổng kích cỡ hệ thống trên chip [SOC - system on chip] có mức kịch trần bị hạn chế bởi kích cỡ mặt nạ quang khắc: thường 858 milimet vuông - không khả thi nếu muốn etch một thiết kế chip quá lớn
nữa, những hệ thống trên chip lớn sẽ gặp vấn đề hiệu suất [yield]: chip càng lớn thì càng dễ có lỗi - một khuyết tật sản xuất không thể sửa được có thể huỷ hoại toàn bộ hệ thống trên chip và ghi nhận lỗ cho hãng bán chip, không phải xưởng gia công, nếu không thể tìm được cách sử dụng khác
chi phí hiệu suất ấy không tỷ lệ thuận với quy mô: ví dụ gấp đôi số bóng bán dẫn trên một chip duy nhất sẽ tăng nhiều hơn là chỉ gấp đôi chi phí
cho nên ngành nhận thấy phải tìm cách mới để chào bán hiệu năng tốt hơn ở mức giá hợp lý cho cả công ty và người dùng cuối
Tích hợp nhiều die
Gordon Moore đăng bài viết đưa ra luật Moore, trong đó có một khuyến nghị: thực tiễn cho thấy sẽ tiết kiệm hơn nếu xây dựng những hệ thống lớn gồm những chức năng nhỏ, những chức năng ấy sẽ được đóng gói tách biệt và nối liền nhau [interconnect]
ngày nay, những hệ thống trên chip [SOC - system on chip] đang làm tương tự: như chip Apple A15 tích hợp vào nhiều vi xử lý khác nhau lên trên một die - những mảnh phần cứng chuyên dụng cho những chức năng cụ thể mà hãng Apple biết khách hàng sẽ thường xuyên sử dụng
ví dụ mạng lưới thần kinh nhân tạo hay phần cứng vi xử lý hình ảnh cho những chip điện thoại iPhone: SOC đặt tất cả lên cùng một die - được tích hợp mượt mà và nhanh nhất
Moore nói về việc có những chip rời tách biệt: căn bản cho cái mà ngành gọi là tích hợp ô hợp [heterogeneous integrate] hay công nghệ nhiều die - lấy một SOC nguyên khối [monolithic] và tách [partition] ra nhiều die nhỏ để sau đó tái tích hợp [reintegrate] lại
những die nhỏ ấy đã nổi tiếng trên thị trường là những chiplet của AMD và những tile [tấm lát] của Intel: mục tiêu là cải thiện hiệu năng với thời gian phát triển nhanh hơn ở mức chi phí thấp hơn của hiệu suất [yield], thẩm nghiệm [test] và gia công [fab]
một SOC có X số bóng bán dẫn: tách chúng thành những chiplet sẽ hạ giá thành của chip - giả thiết rằng hiệu năng vẫn giữ tương đương
Ý tưởng
thập niên 1980 ngành đã tìm hiểu một cái gọi tên là mô đun đa chip [MCM - multi chip module] kết nối 2 CPU vào thành một gói [package] thường là sát cạnh nhau [side by side]
bất chấp nhiều nỗ lực nghiên cứu, thập niên 1990 thì MCM không thực sự phát huy được tiềm năng: vấn đề là một cải tiến từ mảng đóng gói của ngành - các nhà cung cấp [vendor] đã không thể dàn xếp đưọc những vấn đề hiệu năng cấp-độ-cao-hơn của tích hợp nhiều die nếu chỉ nhờ đóng gói
ví dụ những vấn đề nhanh chóng truyền dữ liệu giữa các die
nữa, những chất nền là đắt đỏ và các kỹ thuật làm chip cũ bấy giờ đang mang lại hiệu quả: cho nên một mô hình kinh doanh chung cho sản phẩm ấy đã không được hiện thực hoá - mặc dù được ứng dụng cho một số thị trường ngách
sau rốt, ý tưởng MCM đã biến thành như con cừu đen trong ngành
AMD
thời gian và tình hình đã thay đổi: nhiều công ty bắt đầu tìm hiểu lại cách tiếp cận chiplet
năm 2010 Xilinx là công ty bán dẫn lớn đầu tiên ứng dụng chiplet vào sản phẩm FPGA: chiếc Virtex-7 được gia công trên tiến trình 28 nanomet - chia tách một SOC nguyên khối thành 4 miếng bằng nhau
sau đó tái hợp 4 miếng lại để có hiệu suất tốt hơn mà hiệu năng thì vẫn sánh ngang với của nguyên khối
năm 2015 Marvell semiconductor ra mắt cấu trúc Modular chip [MoChi]: cách tiếp cận muốn kéo thẳng đường cong chi phí bằng cách mô đun hoá SOC cũ - một đống chiplet với những chức năng khác nhau, buộc vào nhau bằng một mối nối [interconnect]
ý tưởng đã để lại tiếng vang nhưng ứng dụng ngoài hãng Marvell thì hiếm: những năm sau ấy, có vẻ cấu trúc MoChi chỉ thực sự được sử dụng nội bộ cho sản phẩm thương mại của công ty
năm 2018 một giám đốc cấp cao của hãng Marvell nói: "năm tới các bạn sẽ được nghe nhiều hơn về chiplet... [chúng] là một giải pháp tốt để hồi sinh luật Moore. Chúng tôi đã thực hiện cách này cách đây 3 năm trên một công tắc và chúng tôi sẽ tiếp tục sử dụng công nghệ ấy trong nội bộ công ty trên loạt sản phẩm của hãng"
AMD thấy được ngành vẫn lởn vởn quanh ý tưởng chiplet: cách tiếp cận sẽ có thể tạo ra một sản phẩm hiệu năng cao ở mức chi phí thấp hơn nhiều
EPYC
sản phẩm đầu tiên của AMD ứng dụng cách tiếp cận chiplet là đơn vị xử lý trung tâm EPYC thế hệ đầu tiên: mã tên Naples là chip máy chủ được sử dụng cho các trung tâm dữ liệu
chip máy chủ có những ưu tiên khác với di động hay cả máy tính bàn: lớn hơn, nhu cầu hiệu năng cao - cần thêm lõi, bộ nhớ và băng thông I/O lớn hơn
tự thị trường đã nhận định rằng một sản phẩm như thế cần 32 lõi để đủ sức cạnh tranh: nhưng như đã nhắc, chip to hơn gia công trên nút tiến trình mũi nhọn sẽ tăng rủi ro hạ hiệu suất vì dễ khuyết tật 'phá game' - bấy giờ tiến trình 14 nanomet sẵn sàng phục vụ AMD
chip Naples sẽ phải rộng 777 milimet vuông: kích thước không những rất lớn mà còn đứng ở mép vực của giới hạn vạch ly giác [reticle] quang khắc - nếu được gia công nguyên khối, chip hẳn sẽ có hiệu suất rất thấp và không khả thi kinh tế
ước tính nếu thay nguyên khối bằng 4 chiplet 8 lõi và gói vào nhau, sẽ tiết kiệm 40% chi phí: đủ kinh tế để vượt qua chi phí phụ trội của việc đóng gói và nhu cầu cho 10% mở rộng trong diện tích bất động sản silic
kể cả nếu xưởng fab mắc lỗi và chip có đến 4 hoặc ít hơn, lõi bị vô hiệu hoá thì một số chip ấy vẫn có thể được tái sử dụng làm những linh kiện cho một chip máy chủ 16 lõi: công đoạn được miêu tả trong nội bộ ngành là "thu hoạch"
AMD sẽ tận dụng việc mô đun hoá này cho những sản phẩm tương lai
Mối nối liền [interconnect]
đương nhiên có đánh đổi, chiplet có rắc rối riêng: một lo ngại chính là liên quan đến mối nối [interconnect] - những vấn đề độ trễ và tiêu thụ điện khi trao đổi dữ liệu giữa các chiplet
chip Naples thế hệ đầu, AMD thực hiện một mối nối mà hãng lấy tên là vải vô cực [infinity fabric]: thực tế là quản lý và tạo điều kiện cho những truyền tải dữ liệu trong những môi trường bị hạn chế đầu vào và đầu ra - là một giao diện giống như chuẩn kết nối linh kiện ngoại vi [PCIe - peripheral component interconnect express], công nghệ gắn tiên tiến tuần tự [SATA - serial advanced technology attachment]
hệ thống là cải tiến từ cái AMD đã sử dụng để kết nối những thiết bị lên một bo mạch chủ thông qua những socket
EPYC thế hệ 2 và Ryzen
thế hệ 2 của EPYC lấy mã tên là Rome thì AMD đã được tiếp cận nút tiến trình 7 nanomet của TSMC: cho phép gấp đôi mật độ bóng bán dẫn trong những diện tích logic của chip - trong khi giữ ổn định mức tiêu thụ điện năng
AMD quyết định tận dụng một lợi thế khác của chiplet: sử dụng một nút tiến trình mũi nhọn để gia công phần chính [core] của chip - trong khi những phần phụ thì xài một xưởng fab di sản mà AMD quen thuộc hơn
Rome sử dụng 8 chiplet đơn vị xử lý trung tâm 'Zen 2' gia công trên tiến trình 7 nanomet: nằm cạnh một die I/O 14 nanomet xử lý những chức năng tuần tự [analog] như USB và SATA - và những chức năng cấp độ hệ thống khác
những phần phụ ấy của chip không cần gia công 7 nanomet và, thực ra, nếu chuyển sang sử dụng 7 nanomet sẽ có thể gặp vấn đề
'khâu' 9 die ấy vào nhau sẽ cần nỗ lực từ phía đóng gói: đặc biệt vì Rome cần được nâng cấp từ Naples - do đó phải khít trong cùng socket
các đội silic [front-end] và đội đóng gói [back-end] sẽ cần hợp tác chặt chẽ, cạnh nhau [side-by-side] được sản phẩm cuối cùng có hiệu năng rất tốt: vi xử lý EPYC thế hệ 2 đã gấp đôi số lõi từ 32 lên 64 - và cũng gấp đôi số bóng bán dẫn từ 19.2 tỷ bóng bán dẫn của EPYC thế hệ đầu tiên là đơn vị xử lý trung tâm 7601 lên thành 38.74 tỷ của EPYC thế hệ thứ hai là đơn vị xử lý trung tâm 7742 - trong khi tổng kích cỡ của silic chỉ tăng 18%
silic từ Rome sau đó được sử dụng để tạo ra vi xử lý Ryzen thế hệ 3: loạt chip thế hệ đầu tiên là Ryzen 1000 đã sử dụng một chiplet Zeppelin 8 lõi duy nhất của EPYC - thì Ryzen 3000 có một hoặc 2 chiplet đơn vị xử lý trung tâm 7 nanomet bắt cặp với một chiplet I/O cơ sở
lưu ý: khả năng tái sử dụng một chiplet đơn vị xử lý trung tâm trên nhiều sản phẩm cho những người dùng khác nhau - hiện nay AMD có thể vắt chân chữ ngũ ngồi đánh giá tình hình thị trường trước khi quyết định liệu nên tạo thêm những sản phẩm 24, 32 hay 64 lõi máy chủ EPYC hay thêm những sản phẩm Threadripper cho máy trạm hay thêm những sản phẩm Ryzen cho máy bàn
cách mô đun hoá này là cần thiết để tích luỹ quy mô thích hợp, bù lại chi phí đắt đỏ cho thiết kế và gia công [fab] những tấm wafer 7 nanomet
Kết
thành công của cách tiếp cận chiplet đã thúc đẩy một khối lượng [great deal] cải tiến lớn, đặc biệt trong mảng đóng gói tiên tiến: những công ty lớn như Intel và TSMC bắt đầu chào bán những sở hữu trí tuệ và tiêu chuẩn đóng gói riêng lên thị trường - nhưng không phải thuốc chữa bách bệnh
chiplet để giải quyết một tình huống nhất định, xảy ra khắp ngành bán dẫn: chiplet không hiệu quả với tất cả - AMD chỉ gặp thiên thời địa lợi và nhân hoà
AMD được tích hợp dọc, với nguồn lực để thiết kế những chip tiên phong: hãng kinh doanh trong những thị trường tiêu dùng và doanh nghiệp lớn - như trò chơi điện tử và máy chủ là những ngành 100 tỷ đôla với quy mô, cạnh tranh và biên lợi nhuận đủ lớn để thuyết phục hãng đánh cược vào một thương vụ linh hoạt, lèo lái bởi giá trị
đánh giá dựa vào kết quả hoạt động của AMD những năm gần đây, thương vụ có vẻ đã thắng lợi giòn giã
Không có nhận xét nào:
Đăng nhận xét