xu hướng của thế hệ mới là xếp chồng die bằng cách sử dụng những công nghệ tích hợp 2.5 chiều và 3 chiều
2.5 chiều và 3 chiều
đóng gói 2.5 chiều là danh mục phụ của đóng gói mô đun đa chip [multichip package] hay còn gọi là hệ thống trong gói [SIP - system in package] nghĩa là nhiều die hoặc thiết bị được đóng gói - logic, bộ nhớ... - sẽ nằm bên trong một gói duy nhất: sát vai nhau bên trên một chất nền kết nối
đóng gói 3 chiều sẽ cùng đóng gói những phần khác nhau thành một chồng [vertical stack] được kết nối nhau bằng cách sử dụng nhiều công nghệ
luật Moore sắp chết: người ta vẫn có thể nhét thêm linh kiện vào cùng mảnh bất động sản nhưng giá thành sẽ trở nên đắt đỏ và chỉ còn khách sộp mới mua được - nhưng có những cách khác để nhỉnh thêm hiệu năng cho hệ thống
ngành đã hướng về 2 hướng: đầu tiên là bổ sung những chip tăng tốc, bên cạnh những đơn vị xử lý trung tâm - những chip tăng tốc sẽ chạy những thuật toán nhất định
thứ hai là tối ưu hoá chi phí bằng cách phân tách những phần nhất định của một chip nguyên khối: để chỉ cần phải tăng quy mô những phần quan trọng - đây là cách tiếp cận chiplet
Lịch sử 2.5 chiều: mạch lai
ý tưởng xếp chồng die sát cạnh nhau đã có từ thập niên 1960 với khái niệm "mạch lai" kết hợp nhiều thiết bị như những mạch tích hợp và đơn vị tần số vô tuyến [RF - radio frequency] hoặc vi sóng ở trên một chất nền [substrate] thường được làm cho những chức năng nhất định mà một mạch tích hợp nguyên khối không thể làm được bấy giờ
chất nền thường được làm từ gốm [ceramic] có những dây dẫn nối để mang những tín hiệu ra khỏi gói
những mạch lai này thường có nắp, có thể được đóng để bảo vệ mạch khỏi tác động bên ngoài
Lịch sử 2.5 chiều: mô đun đa chip
thập niên 1980 mô đun đa chip [MCM - multichip module] là kế thừa trực tiếp từ mạch lai: khác biệt lớn nhất là tăng độ phức tạp - vẫn có một cấu trúc mà 2 hoặc nhiều IC được kết nối điện đến một chất nền chung
những mối nối liền [interconnect] trên chất nền [substrate] còn gọi là những nối liền mật độ cao [HDI - high density interconnect] cần hoàn toàn hỗ trợ được những IC cho nên thường được thiết kế và gia công cùng với nhau [side-by-side]
những mô đun này được phân loại bởi cách người ta chế tạo chất nền
mới đầu, ngành phát triển mô đun đa chip để xây dựng những hệ thông nhanh hơn: giảm những trì hoãn vì phải đợi một tín hiệu di chuyển từ một die đến die khác - gọi là độ trễ đóng gói [packaging delay]
máy tính nhanh hơn thì độ trễ ấy đã tăng từ chỉ là một tỷ lệ phần trăm nhỏ không đáng kể của thời gian chu kỳ [clock time] thành gần 100% xung nhịp [cycle]
cuối thập niên 1970 một số công ty sản xuất máy tính lớn [mainframe] như Unisys đã thử giải pháp này làm những giải pháp tính toán có hiệu năng cao: sau rốt những nhà cung cấp [vendor] ấy đã thấy sẽ tiện hơn nếu cứ thuận theo luật Moore - tăng mật độ silic để tăng số bóng bán dẫn và chức năng lên trên một die duy nhất, nhờ đó loại bỏ được vấn đề độ trễ đóng gói - ý tưởng mô đun đa chip không cần thiết nữa
Tích hợp 2.5 chiều và kết nối dây xuyên qua silic
luật Moore chấm dứt, tích hợp 2.5 chiều đã gợi lại những ý tưởng mô đun đa chip với một chỉnh sửa hiện đại: năm 2009 tiến sĩ Tong Ho-Ming trưởng bộ phận nghiên cứu phát triển của tập đoàn ASE tuyên bố ngành có lẽ sẽ cần một bước trung gian khác để đạt được tích hợp 3 chiều thực sự
năm 2012 TSMC tuyên bố công nghệ 2.5 chiều chip-trên-wafer-trên-nền đối tác với những công ty tự động hoá thiết kế điện tử [EDA - electronic design automation] lớn
bấy giờ UMC và GlobalFoundries cũng tuyên bố những giải pháp: mặc dù công việc thực sự được làm bởi những đối tác làm thuê lắp ráp và thẩm nghiệm bán dẫn [OSAT - outsourced semiconductor assembly and test]
công nghệ chìa khoá của 2.5 chiều, một lần nữa nằm bên trong mối nối liền [interconnect] sử dụng một 'bộ xen giữa [interposer] xuyên silic' nằm bên trên của một chất nền: trang bị những kết nối dây [via] xuyên qua silic [TSV - through silicon vias]
TSV là những nối liền dọc: căn bản là những dây dẫn điện được gói và xuyên qua chất nền của một die - ý tưởng được tiên phong bán dẫn William Shockley phát minh năm 1958 bấy giờ gọi là những 'lỗ sâu' [deep pit]
TSV thường được làm bằng cách sử dụng quy trình khắc plasma lên tấm wafer [DRIE - deep reactive ion etch]: sử dụng những hơi [khí] ăn mòn để nhanh chóng etch vào silic - một phương pháp mà mới đầu phát triển cho ngành hệ vi cơ điện tử [MEMS - micro electro mechanical system]
thập niên 2010 những giải pháp đóng gói 2.5 đầu tiên ra mắt cho những đơn vị xử lý đồ hoạ [GPU - graphic process unit] Radeon Fury của hãng AMD và những mảng phần tử logic có thể lập trình được [FPGA - field programmable gate array] Virtex của hãng Xilinx
như đã nói thì mới đầu các nhà cung cấp lựa chọn 2.5 chiều với TSV vì ít rủi ro thực hiện
Lợi thế của 2.5 chiều
lợi thế chìa khoá của thiết kế sát vai nhau [side-by-side] là có ít hạn chế không gian và nhiệt năng [thermal] trên số die hoặc đóng gói ta có thể xếp chồng lên [stack]
2.5 chiều sẽ cho ta thêm không gian để lắp vào trong thêm trữ lượng bộ nhớ trong-gói: hữu ích cho những tác vụ cần-nhiều-bộ-nhớ như trí thông minh nhân tạo - tác vụ đang đối mặt với vấn đề 'giới hạn bộ nhớ' [memory wall]
những lo ngại về năng lực và tốc độ truyền dữ liệu giữa những linh kiện logic và bộ nhớ của một chip
và, 2.5 chiều không cần mất nhiều công sức thiết kế lại những chip cũ, ta có thể sử dụng những die tiêu chuẩn cũ
3 chiều, những die sẽ có những TSV được khoan xuyên qua, cho nên cần mỏng hơn đáng kể
một bất lợi đáng kể của 2.5 chiều so với 3 chiều là giá thành trội thêm của sản xuất bộ chèn silic - nút thắt giao thông [point of failure] một trong những vấn đề mà AMD và đối tác đóng gói ASE đã phải vượt qua là cong vênh [warpage] trong bộ chèn silic
ngành đang tìm hiểu những thế hệ tích hợp 2.5 chiều mới để tránh né những nhược điểm này bằng cách loại bỏ hoàn toàn bộ chèn silic và để chip nằm ngay trên chất nền
2.5 chiều và chiplet
gần đây, ngành bán dẫn đã tập trung vào chiplet: tách một die nguyên khối thành những chiplet nhỏ - tăng lợi suất và hạ giá thành mà không đánh đổi hiệu năng
đầu năm 2023 ra mắt một cấu hình mở cho những chiplet này: tiêu chuẩn UCIe - universal chiplet interconnect express được kỳ vọng sẽ giúp và nhà làm chip lấy die từ những nhà sản xuất khác nhau
tiêu chuẩn UCIe được hậu thuẫn bởi thực tế tất cả các hãng chip lớn như AMD, Intel, Arm, Nvidia, ASE, Samsung và TSMC
lưu ý là ta vẫn chưa thấy hiệu ứng của những lệnh trừng phạt chip Mỹ-Trung lên tiêu chuẩn nối liền chiplet này: có thể sẽ nảy sinh vấn đề với việc chuyển giao công nghệ ấy cho những doanh nghiệp Trung Quốc như Alibaba gần đây mới tham dự
phiên bản 1.0 của tiêu chuẩn đã được định nghĩa cho những công nghệ đóng gói chip 2 chiều và 2.5 chiều: dấu hiệu cho thấy kỹ thuật 2.5 chiều đã hoàn toàn trưởng thành và trong tương lai gần sẽ sớm có nhiều ứng dụng
Lịch sử của tích hợp 3 chiều
ý tưởng xếp thành chồng đã có từ thời đồ đá: nhưng ví dụ đầu tiên của đóng gói điện tử xếp chồng thì mới nửa thế kỷ trước
thập niên 1950 hải quân Mỹ đã có mạch Tinkertoy là những chất nền gốm [ceramic] được xếp chồng lớn: có thể chứa [accommodate] những ống chân không
năm 1958 hãng RCA ra mắt dự án Micro-Modules cho quân đội Mỹ để có những đồ điện tử cứng cáp [rugged] và cỡ nhỏ hơn: quân đội Mỹ đã quan tâm và trao cho RCA 5 triệu đôla để thực hiện
Micro-Modules là những chất nền gốm [ceramic] 193 milimet vuông mà người ta có thể xếp chồng
có thời điểm, dự án được đặt nhiều kỳ vọng nhưng đã bị chi phí cao: ra mắt mạch tích hợp cũng như mạch lai 2 chiều đã mang lại lợi thế lớn hơn nhiều về mặt chi phí - dự án Micro-Modules đành chìm vào quên lãng, mặc dù Liên Xô có bắt chước
Đóng gói trên đóng gói
giữa thập niên 1980 các nhà cung cấp [vendor] yêu cầu những cách mới để tận dụng bất động sản trên những bo mạch in: quan trọng vì những đồ điện tử tiêu dùng đang được thu nhỏ
các nhà cung cấp đã tạo ra đóng gói trên đóng gói, hay còn gọi là những đóng gói xếp chồng: ứng dụng bởi các nhà cung cấp điện thoại thông minh, lần đầu tiên vào cuối thập niên 2000
đóng gói chip của iPhone 5s ra mắt tháng 9 năm 2013 là được xếp chồng: bộ nhớ LPDDR3 được nối dây với đóng gói của chip iPhone - sử dụng dây nối [bond wire] để kết nối bộ nhớ với bên ngoài
đóng gói bộ nhớ này được xếp chồng lên trên hệ-thống-trên-chip Apple A7 được đóng gói bằng cách sử dụng chip lật [flip chip] và sử dụng những cục bướu [bump] và quả bóng [ball] thay cho dây nối [bond wire]
nhược điểm là đóng gói trên đóng gói sẽ tăng cân nặng nên không thể xếp chồng quá nhiều
nữa, thiết kế nối liền không lý tưởng lắm vì tín hiệu phải đi từ đóng gói [package] sang đóng gói
Từ die sang die
tích hợp 3 chiều từ die sang die, hay còn gọi là xếp chồng die là xếp chồng những die chưa đóng gói: mối nối liền có thể là nối dây từ die sang die cũ hoặc TSV
nối dây từ die sang die kiểu cũ ngày nay khá phổ biến: người ta có thể đặt một die cõng lên vai một die khác và sau đó nối bằng dây [bond wire] - đã làm từ thập niên 1990 để sản xuất những đồ điện tử rất nhỏ và mỏng, ví dụ như trong máy trợ thính
tuy nhiên xếp chồng die nối TSV được coi là tương lai xán lạn hơn: xếp chồng những die bộ nhớ lên ngay bên trên một die xử lý - vừa có con đường nối liền [interconnect] ngắn nhất có thể cho dữ liệu di chuyển giữa logic và bộ nhớ, vừa có tiềm năng đục được hàng nghìn lỗ như thế
Cảm biến ảnh
chồng die kết nối TSV không-phải-bộ-nhớ đầu tiên là trong mảng cảm biến ảnh CMOS: ngày nay được làm từ những 'điểm ảnh chủ động' có một điôp quang để thu thập ánh sáng cũng như thêm bóng bán dẫn cho những chức năng phụ [complementary]
về phía mảng bộ nhớ, ngành đã chuyển sang 3 chiều từ đầu thập niên 2010
một trong những lo ngại lớn với những điểm ảnh chủ động là 'hệ số lấp đầy' [fill factor - nhân tố bù vào chỗ trống] tỷ lệ phần trăm không gian vật lý trong một điểm ảnh được dành cho thu thập ánh sáng
xếp chồng die 3 chiều sẽ giúp điôp quang trở nên to hơn, nâng hệ số lấp đầy đến gần 100%
năm 2005 Sony tuyên bố một đột phá trong cảm biến ảnh xếp chồng và sau đó bắt đầu sản xuất lần đầu tiên năm 2012
Trở ngại
cảm biến ảnh chỉ là một lĩnh vực: còn những vấn đề sản xuất lớn cần vượt qua trước khi những hệ thống die xếp chồng 3 chiều có thể tung ra thị trường
ngành phải quyết định làm thế nào để hình thành những TSV mà không bị lỗi
TSV rộng 2-10 micromet và dài 40-200 micromet: phải qua một công đoạn nhiều bước - etch, sắp hàng [line], lấp đầy [fill], hé lộ [reveal]...
thứ hai, ta cần làm nguội những die này: hạ nhiệt độ bộ nhớ sẽ cần thiết để cải thiện độ tin cậy dài hạn của bộ nhớ - như AMD đặt những chiplet silic trống [blank] lên trên những chồng die để tản nhiệt
thứ ba là các nhà cung cấp rất lo ngại về những khuyết tật bị gây ra trong những công đoạn này: những hệ thống mới sẽ cần được phát triển để thẩm nghiệm và sửa lỗi
ngành đã ra mắt những sản phẩm xếp chồng 3 chiều là loạt vi xử lý Zen 3 của AMD và những bộ tăng tốc trí thông minh nhân tạo Bow của Graphcore đều dựa vào công suất đóng gói tiên tiến của TSMC đang tăng trưởng
và vi xử lý Ponte Vecchio của Intel sử dụng công nghệ Foveros để xếp chồng những tile [chiplet]
Kết
ngày 29 tháng 12 năm 2022 TSMC tổ chức một buổi lễ hiếm hoi ở Đài Nam bắt đầu gia công quy mô tiến trình N3 [3 nanomet] theo đúng lời hứa với công chúng rằng sẽ thực hiện nửa cuối năm 2022
phát triển của nút tiến trình N3 đã gặp khó: cùng tháng 12 năm 2022 tại diễn đàn thiết bị điện tử quốc tế [international electron devices meeting] IEEE thường niên, TSMC lưu ý rằng tiến trình 3 nanomet đầu tiên của hãng là N3B sẽ có tỷ lệ thu nhỏ kích cỡ bitcell SRAM hạn chế [mnimal] chỉ 5% - tương đương với scaling 0.95
thế hệ tiếp theo của họ N3 là N3E sẽ không có thu nhỏ nào: vì thế sẽ cần tích hợp phong-cách-chiplet sâu hơn để cải thiện hiệu năng ở mức hệ thống [vĩ mô] - nhất là để đáp ứng nhu cầu bộ nhớ
sản phẩm dịch vụ xếp chồng die của TSMC sẽ được tung ra thị trường đúng thời điểm
Không có nhận xét nào:
Đăng nhận xét