EUV khẩu độ cao đã được quảng bá là sẽ giảm phức tạp tiến trình và tạo điều kiện thu nhỏ dưới 2 nanomet; ám chỉ của ASML là việc giảm phức tạp tiến trình sẽ dẫn đến giảm chi phí
những mô hình in thạch bản đã cho thấy rằng bất chấp giảm phức tạp, đơn mẫu hình EUV khẩu độ cao sẽ tốn kém hơn đáng kể so với máy khẩu-độ-thấp đôi mẫu hình hiện nay, cho những nút tiến trình trong đó có 1.4 nanomet hay 14A; và EUV đa mẫu hình khẩu-độ-thấp cũng làm ra những chức năng nhịp [pitch nét hơn khẩu-độ-cao
ASML đặt những mục tiêu như đạt được doanh số thường niên 600 công cụ DUV và 90 EUV năm 2025, nhưng ngạo nghễ nhất, theo chúng tôi, bất khả thi là đạt mục tiêu kế hoạch là 20 công cụ EUV khẩu-độ-cao hằng năm năm 2028
in thạch bản khẩu-độ-cao xuất hiện nhiều trở ngại kỹ thuật mới, cần được giải quyết và công nghiệp hoá; khó khăn nhất là tính kinh tế, giờ ta sẽ so sánh với một tình huống tương tự từng xảy ra với EUV và DRAM
Bộ nhớ truy cập ngẫu nhiên động
hai thập kỷ vừa qua, Samsung tiên phong công nghệ DRAM với lợi thế rõ ràng trong mật độ, hiệu năng và quy mô chi phí so với những đối thủ Micron và SK Hynix
tình hình thay đổi với thế hệ bộ nhớ truy cập ngẫu nhiên động D1z khi Samsung ứng dụng EUV quá nhanh (cùng những vấn đề nữa) và chịu thiệt hại. Micron đã có thể vượt lên về mật độ và cấu trúc chi phí, nhờ Samsung vấp ngã
nay, mặc dù đã hoàn toàn ứng dụng EUV, Samsung vẫn tụt hậu trong cuộc đua mật độ và hiệu năng. Micron, mặc dù sử dụng DUV, đang có DRAM dày đặc nhất, bỏ xa đối thủ đằng sau
Tuy nhiên, phải nói rõ rằng, những thách thức kinh tế của khẩu-độ-cao là nghiêm trọng hơn nhiều so với những thách thức khẩu-độ-thấp, mặc dù những thách thức kỹ thuật được cho là nhỏ hơn.
Đánh đổi để phát triển khẩu-độ-cao
để xem lại chi tiết về in thạch bản EUV: xem các bài viết trước đây về nền tảng EUV, những thách thức đối với EUV, câu đố lựa chọn giữa Chiplet và khuôn [die] lớn, Chuỗi cung ứng linh kiện bán dẫn, Nhu cầu wafer dài hạn, Triển vọng dài hạn ASML, luật hạn chế xuất khẩu in thạch bản và độc quyền máy viết mặt nạ của Áo; là một lịch sử ngắn về các quyết định đã dẫn đến khẩu-độ-cao vị thế ngày nay.
Để tiếp tục thu nhỏ nút tiến trình logic và bộ nhớ, các công cụ in thạch bản (máy quét) phải có khả năng in các chức năng nhỏ hơn bao giờ hết. Khi bắt đầu phát triển khẩu-độ-cao, các nhà sản xuất chip và ASML đã đối mặt với một quyết định kiến trúc khó khăn về làm sao để khởi xướng công nghệ mới này. Về cơ bản, có 2 khúc mắc [knob] chính trong thiết kế máy quét [scanner] để làm-ảnh [image] các chức năng nhỏ hơn: 1) giảm bước sóng của nguồn sáng; 2) tăng kích thước của thấu kính (nói chính xác hơn là khẩu độ số [NA numerial aperture] của thấu kính). Lựa chọn này được thể hiện là tiêu chí Rayleigh đầu tiên, nổi danh đến mức ASML sản xuất áo phông được in với nó (ảnh dưới)
ASML và các đối tác đã phải đối mặt với một loạt các lựa chọn bí bách:
1 - Tăng kích thước của mặt nạ quang, chứa mẫu hình được in trên tấm wafer.
2 - Giảm kích thước của trường hình ảnh
Lựa chọn đầu tiên sẽ không chỉ là một thách thức kỹ thuật lớn mà còn phải chịu nhiều hiệu ứng dây-chuyền [knock-on] vì hạ tầng mặt nạ hiện tại được thiết kế xung quanh cơ sở hạ tầng vạch-ly-giác vuông 6 inch tiêu chuẩn. Sản xuất mặt nạ trống [mask blank] không có khiếm khuyết, ngay cả ở kích thước hiện tại cũng đã là một trở ngại trong phát triển khẩu-độ-thấp, và sẽ không đơn giản để thu nhỏ [scale] đến 2x hoặc 4x trong lĩnh vực này. Các công cụ kiểm tra quang hoá [actinic] mặt nạ, sử dụng nguồn sáng EUV năng lượng thấp để kiểm tra mặt nạ EUV, chỉ mới ra mắt gần đây và được thiết kế theo tiêu chuẩn 6 inch. Mặt nạ và cơ sở hạ tầng EUV đã đắt hơn nhiều lần so với DUV, và chi phí gia tăng diện tích thì tăng nhanh.
Lựa chọn 2 dường như bớt thảm thương hơn. Mặc dù nó cũng đưa ra những thách thức kỹ thuật nghiêm trọng, nhưng nó không cần những thay đổi đáng kể đối với hệ sinh thái in thạch bản, ngoài máy quét. Các nhà sản xuất chip đã nỗ lực đeo đuổi lựa chọn thứ hai này và ASML bắt tay vào công việc phát triển, sẽ sớm có thành tựu khi trình làng máy khẩu-độ-cao đầu tiên, EXE:5000
Thử thách nửa-trường
Máy quét in thạch bản phơi sáng các tấm wafer thông qua một khe [split] phơi sáng. Tấm wafer được dịch chuyển, hay gọi là được quét, dưới khe phơi sáng, để lộ mẫu hình từ mặt nạ quang lên trên tấm wafer. Khi toàn bộ mẫu hình mặt nạ đã được chiếu xuống [expose], máy quét sẽ bước sang một diện tích mới của tấm wafer và lặp lại quá trình quét. Trường phơi sáng [exposure field] là khu vực được bao phủ bởi một lần chiếu xuống [expose] đầy đủ của mặt nạ.
ảnh dưới ASML cho thấy chuyển động từng bước-và-quét đủ nhanh để thực hiện hàng trăm tấm wafer mỗi giờ và với độ chính xác bố trí mẫu hình là chỉ nanomet, gần đến kích thước nguyên tử.
câu đố về Kích Thước Khuôn [die] Và vạch-ly-giác - Mô Hình Chi Phí Với Thông Lượng Máy Quét In thạch bản - tác giả Dylan Patel·Ngày 19 Tháng 6 Năm 2022
Có rất nhiều vấn đề đang diễn ra ở đây và các nhà thiết kế chip sẽ nên nhận thức sâu sắc, nhưng chúng tôi sẽ đi sâu vào những vấn đề đó ở cuối bài viết này. Về chủ đề chính, chi phí và giữ được độ trung thực của chức năng (được in)
Liều lượng so-với thông lượng
Để hiểu được tác động chi phí của kiến trúc khẩu-độ-cao, chúng ta cần đặt ra các khái niệm về liều lượng phơi sáng máy quét, và ảnh hưởng của nó đối với thông lượng. Giá thành in-thạch-bản bị chi phối bởi giá thành của công cụ in thạch bản (máy quét). Các công cụ NXE:3800E khẩu-độ-thấp mới nhất hiện có giá hơn > 200 triệu đôla mỗi công cụ, và do đó, chi phí của máy quét cho mỗi tấm wafer được sản xuất bị chi phối bởi thông lượng của máy quét.
Liều lượng là thước đo năng lượng ánh sáng chiếu đến tấm wafer. Năng lượng này sẽ tạo ra một phản ứng hóa học trong chất cản quang, làm thay đổi nó từ không hòa tan sang hòa tan, hoặc ngược lại. Các chức năng mẫu hình nhỏ hơn sẽ thường yêu cầu liều lượng cao hơn để tránh một loạt những lỗi. Quan trọng là, các yêu cầu về liều lượng sẽ tăng theo cấp số nhân nếu giảm CD [critial dimension]
Tại sao điều này đáng quan tâm? Bởi vì liều lượng sẽ ảnh hưởng đến thông lượng, do đó cả chi phí. Một liều lượng cao hơn cũng sẽ cần:
1 - Một nguồn sáng mạnh hơn
2 - Làm chậm máy quét
ASML đã tăng nguồn điện một cách đáng tin cậy với mỗi mô hình EUV mới, nhưng không đủ để theo kịp các yêu cầu về liều lượng tăng theo cấp số nhân. Điều này có nghĩa là máy quét phải chậm lại để mỗi trường phơi sáng sẽ nhận được ít nhất một liều lượng tối thiểu.
Nói một cách đơn giản: do yêu cầu liều lượng tăng mạnh, chi phí in thạch bản sẽ tăng mạnh khi kích thước quan trọng [CD] giảm. Nếu muốn liều lượng cao hơn thì sẽ cần mua nhiều dụng cụ hơn, cho cùng một số lượng wafer được sản xuất, tức là thêm $
Mô hình kép NA thấp
Hóa ra có một giải pháp thay thế sẵn có cho NA cao: mô hình kép NA thấp. Đã được sử dụng bởi một số nhà sản xuất chip tại các nút hàng đầu, nó đòi hỏi phải thực hiện 2 lần phơi sáng với công cụ NA EUV thấp để in một lớp duy nhất. Mỗi lần phơi sáng có yêu cầu CD gần gấp đôi kích thước của các tính năng cuối cùng. Điều này có tác dụng cực kỳ mong muốn là yêu cầu liều thấp hơn nhiều vì bạn đang vận hành thêm liều theo cấp số nhân so với đường cong CD.
So sánh chi phí
Lợi thế thông lượng của mô hình kép NA thấp mạnh đến mức mặc dù yêu cầu gấp đôi số lượng wafer đi qua máy quét, chi phí in thạch bản thấp hơn so với phơi sáng đơn NA cao. Mô hình của chúng tôi cho thấy điều này là đúng từ nút xử lý 3nm cạnh hàng đầu hiện tại đến tương đương 1nm, có khả năng được giới thiệu trong khung thời gian 2030.
Đối với tất cả các nút này, thông lượng NA cao bị giới hạn liều lượng, ngay cả khi ASML đạt được mục tiêu đã nêu là nguồn điện 1 kW kịp thời cho nút 1nm. Lý do đơn giản đằng sau điều này là sự gia tăng nhanh chóng các yêu cầu về liều lượng mà chúng tôi đã trình bày chi tiết trong phần trước. Ảnh hưởng của việc vận hành thêm liều theo cấp số nhân so với đường cong CD gây tổn hại đến thông lượng đến mức lợi thế chi phí của mô hình kép NA thấp tăng lên giữa các nút 2 và 1,4nm mặc dù CD bị thu nhỏ.
Và, trớ trêu thay, các giai đoạn nhanh hơn được phát triển cho NA cao sẽ được chuyển trở lại các mô hình NA thấp trong tương lai, tăng thông lượng của chúng và cải thiện hơn nữa lợi thế chi phí so với NA cao, bởi vì các công cụ NA thấp ở liều thấp bị hạn chế hơn về giai đoạn.
Cũng đáng để xem xét các hiệu ứng nếu nguồn điện không thể tăng lên đến 1kW. Nguồn năng lượng cao hơn làm tăng tốc độ hao mòn trên quang học chiếu và mặt nạ quang học vì các lớp phủ phản chiếu chịu các tác động có hại như tăng tải nhiệt. Có khả năng công suất cao hơn 600W ngày nay có thể làm tăng độ mòn quang học đến mức không thể chấp nhận được - đây là một số thành phần đắt nhất trong máy quét và phải chịu chi phí cao nếu thay thế sau thời gian sử dụng ngắn.
Nếu chúng ta giả định rằng nguồn điện không thể tăng lên trong tương lai, nó không thay đổi điểm uốn nơi NA cao trở nên hiệu quả hơn về chi phí, nhưng điều đó có nghĩa là chi phí in thạch bản tổng thể sẽ tăng đáng kể, lên đến 20% tại các nút trong tương lai so với đường cơ sở 3nm hiện tại.
Hiện tại, đây chỉ là giả thuyết vì cho đến nay, nguồn điện đã liên tục tăng lên với mỗi mẫu máy quét EUV mới, mặc dù không nhanh như các nhà máy lớn mong muốn.
Hóa ra các tài liệu công khai từ ASML hỗ trợ kết luận chi phí của chúng tôi. Theo truyền thống, một thế hệ máy quét mới có giá bán cao hơn nhưng chi phí cho mỗi tấm wafer thấp hơn so với các công cụ hiện có. Nó có ý nghĩa đối với các nhà sản xuất chip vì, nếu máy quét đáp ứng các yêu cầu về hiệu suất hình ảnh, chúng chủ yếu tối ưu hóa chi phí cho mỗi tấm wafer. ASML cũng rất vui vì họ đang bán máy quét đắt tiền hơn.
Gần đây nhất là năm 2020, đây là giả định cho NA cao; nó được cho là có lợi thế về chi phí so với mô hình kép NA thấp.
Nhưng từ năm 2021 về số liệu lựa chọn thay đổi từ chi phí cho mỗi wafer sang độ phức tạp của quy trình. Mặc dù việc giảm độ phức tạp là tốt, nhưng nó không phải là động lực chính trong các quyết định thiết bị tuyệt vời. Các nhà sản xuất chip chạy hơn 1000 quy trình chế tạo wafer bước được sử dụng cho sự phức tạp. Họ lập kế hoạch sản xuất và mua thiết bị dựa trên chi phí và năng suất dự kiến, trong đó NA thấp dường như hoạt động tốt hơn.
Tại các nút 1nm và 7A, bây giờ trong khung thời gian 2030+, khoảng cách chi phí cuối cùng đã thu hẹp. Thúc đẩy điều này là sự thay đổi mô hình từ tỷ lệ hình học sang xếp chồng - thay vì thu nhỏ các tính năng theo chiều ngang, sức mạnh hiệu suất chip và cải thiện diện tích đạt được bằng cách xếp chồng các tính năng theo chiều dọc. Điều này có nghĩa là các yêu cầu về CD vẫn giữ nguyên, vì vậy những tiến bộ liên tục trong điện trở quang và nguồn điện di chuyển NA cao đến gần hơn với tính chẵn lẻ.
Không có nhận xét nào:
Đăng nhận xét