Xếp chồng ô nhớ DRAM

Cấu trúc 1T1C
bóng bán dẫn (transistor) đóng vai trò "cổng" cho phép dòng điện ra/vào tụ điện lưu trữ
tụ điện (capacitor) có 1 cấu trúc giống-như-xi-lanh lưu trữ điện tích
ô nhớ (cell) kết nối 2 dây: một đường dòng (wordline) và một đường cột (bitline)
wordline kết nối cổng của bóng bán dẫn của ô nhớ
bitline kết nối tụ điện qua bóng bán dẫn, điện tích sẽ ra/vào ô nhớ DRAM qua con đường này
thu nhỏ capacitor làm giảm điện dung, giảm mức thay đổi điện áp trên bitline dưới tác động của điện tích, trước và sau khi đi vào capacitor của ô nhớ, và cũng giảm thời gian capacitor giữ điện tích, phải refresh ô nhớ DRAM thường xuyên hơn

Tụ đào rãnh (trench) và tụ xếp tầng (stacked)
tụ trench khắc ăn mòn (etch) xuống tấm nền, bóng bán dẫn ở trên
trước tiên, đào trench, rồi mới lấp vào những vật liệu để làm capacitor, sau đó sẽ làm transistor
tụ stacked được làm ở trên những transistor, tức là sẽ làm transistor trước rồi mới làm capacitor
việc ứng dụng những vật liệu điện môi kim loại hằng-số-điện-môi-K-cao để giữ mức điện dung lớn đã giúp tụ xếp tầng được phổ biến hơn tụ đào rãnh, vì những vật liệu điện môi này dễ bị ảnh hưởng bởi nhiệt, nên phải làm transistor trước capacitor

Ô nhớ 4*F*F
phương pháp in thạch bản (lithography) đã giúp việc in những hố capacitor nhỏ hơn, giảm số bước mặt nạ, và cũng đã tạo điều kiện cho những cấu trúc mới, ví dụ một tổ ong (honeycomb) hoặc một mảng xếp so le (staggered array)
từ năm 2007 ô nhớ DRAM sử dụng một bố cục 6*F*F (6F^2) trong đó F là kích thước chức năng tối thiểu (nửa bước gạch xếp tường / half-pitch)
ô nhớ 6F2 được thiết kế là một diện tích 2F*3F đã dày đặc hơn ô nhớ 8F2 cũ
để làm ô nhớ 4F2, T là một bóng bán dẫn "kiểu cổng dọc" ngay dưới capacitor
cổng của transistor "cổng dọc" không kết nối vật lý với nền silic, cho nên chịu hiệu ứng FBE (floating body effect) tích tụ điện tích ở phần thân (body) bóng bán dẫn
Lam Research dự đoán, năm 2029-2030 khi diện tích mỗi bit đạt 1000 nanomet vuông (32*32 nanomet) thì DRAM sẽ không thu nhỏ thêm được nữa

Bộ nhớ băng thông cao
HBM (high bandwidth memory) xếp chồng các khuôn (die) DRAM và kết nối với những kênh dọc TSV (through silicon vias)
xếp chồng HBM ở cấp độ khuôn (die) nhờ những kỹ thuật đóng gói tiên tiến, ví dụ hàn dính wafer (bonding)
ngành công nghiệp NAND từng gặp vấn đề vật lý với ô nhớ flash phẳng: sau nhiều thế hệ, ô nhớ flash phẳng đã nhỏ đến nỗi, 1 là quá khó sản xuất, 2 là những cổng nổi đã giữ ít electron đến nỗi gây ra lỗi sai số do tính biến thiên (variability error)
NAND 3-chiều đã "thoái hoá" về một ô nhớ flash to hơn và đáng tin cậy hơn, suy giảm mật độ bit đã được khắc phục bằng những tầng (stack) dọc

Quy trình sản xuất NAND 3D
đầu tiên, lắng đọng hàng chục lớp xen kẽ vật liệu điện môi
sau đó, in mẫu (pattern) và đâm xuyên (punch) những kênh qua, rồi sản xuất những bẫy điện tích (charge trap) bên trong những kênh ấy
những quy trình khó, đắt đỏ (in thạch bản, khắc ăn mòn, lấp kênh) được thực hiện như những bước duy nhất; bất chấp NAND có 1, 3, 5 hay 50 lớp thì những quy trình (in thạch bản, khắc mòn) chỉ được thực hiện 1 lần

Tụ xếp chồng ngang
năm 2023 trong một bài blog, Benjamin Vincent ở doanh nghiệp Lam Research đã miêu tả nhiều thử thách sản xuất với khả năng "hạ ngang" tụ giống-như-xi-lanh
để sản xuất những tụ giống-như-xi-lanh được hạ ngang, đầu tiên sẽ lắng đọng những lớp silic và khắc mòn theo chiều ngang (etch laterally) theo những chiều dài khác nhau
cuối cùng, lấp vật liệu vào những hố ấy, hi vọng là ở cùng một quy trình duy nhất
vấn đề ở chỗ, những kỹ thuật hiện nay đang thuận tiện cho việc khắc mòn xuống, thay vì khắc mòn theo chiều ngang
khắc mòn (etch) là việc áp những chất phản ứng (reactant) sâu vào một khoang (cavity) cho phản ứng với tấm nền theo hướng mong muốn
chất phản ứng (reactant) khó kiểm soát hơn nếu muốn lan sang ngang, cũng giống như việc lắng đọng
hiện tại, tụ DRAM sâu 1-3 micromet trong khi chỉ rộng 3 20-30 nanomet; không thể khắc mòn (etch) ngang 3 micromet như thế, cho nên, tụ ngang (horizontal capacitor) ngắn hơn và do đó sẽ kém hiệu quả hơn
rồi những vấn đề "rướn" đi kết nối nhiều wardline và bitline: những "kết nối dọc" giống như NAND 3D như "hàn dính wafer" (wafer bonding) hay "khoan TSV" (through silicon vias) sẽ trở thành những đường tín hiệu sideway, nhưng phần diện tích sideway sẽ quá dày đặc để sản xuất được hết
đội ngũ Benjamin Vincent sử dụng chương trình mô phỏng SEMulator3D để thiết kế lại: đầu tiên, làm tụ điện ngắn và rộng hơn, có tụ dung ít thay đổi
để tăng không gian cho tụ, bitline được di chuyển về phía cuối của toàn bộ cấu trúc dạng-lá-phẳng (sheet structure) tạo ra 1 đường bit trục chính (bitline trunk) được chia sẻ giữa 2 lá đối diện
Lam Research thiết kế bóng bán dẫn là bóng bán dẫn cổng-vây-quanh

Bitline dọc (VBL) hay ngang (HBL)
tấm nano ngang (horizontal nanosheet) khác với "vertical bitline" ở vị trí đặt những bitline và wordline
thứ nhất là "vertical bitline" chạy qua nhiều lớp, thò ra 1 horizontal wordline ở trên mỗi lớp
thứ hai là những "vertical wordline" gắn với 1 horizontal bitline
ngành DRAM đang thiên về lựa chọn thứ nhất hơn: kích thước vật lý nhỏ hơn, bitline nối trực tiếp vào những mạch CMOS ngoại vi
trong 1 thập kỷ qua Micron đã đăng ký nhiều sáng chế những ô nhớ DRAM ngang: vấn đề chính là đảm bảo sao cho thiết bị giữ được hiệu năng sau khi được xếp tầng hàng tỷ bóng bán dẫn và tụ lên nhau
tháng 5 năm 2024 trả lời họp báo, phó tổng Samsung nói rằng hãng đã hoàn thiện DRAM 3D 16-tầng mà hãng đặt tên VS-CAT (vertically stacked cell array transistor)
phó tổng Samsung cũng nói rằng Micron đã chế tạo thành công 8-lớp
tạp chí điện tử The Elec đăng tin VS-CAT sử dụng "hàn dính wafer" dưới hình thức nào đấy, để kết nối những "wafer ô nhớ" vào wafer chứa những mạch CMOS ngoại vi... vì khó sản xuất cả 2 trên cùng 1 wafer
VS-CAT đã được Samsung đổi tên là VS-DRAM (vertically stacked)
tháng 3 năm 2026 CXMT xuất bản bài viết thảo luận DRAM 3D 5-lớp sử dụng vertical wordline, và thông báo một thiết bị thử nghiệm 64-lớp (vehicle) được fab để thử nghiệm một số quy trình sản xuất

1T-DRAM (floating body cell - FBC)
hiệu ứng FBC được tận dụng để lưu 1 điện tích ở trong một bóng bán dẫn silic-trên-vật-liệu-cách-điện (silicon-on-insulator)
một ý tưởng khác là A2RAM hoạt động theo nguyên tắc tương tự
hiệu năng những DRAM-không-tụ không được ổn định lắm, có trường hợp có vẻ khá dễ hỏng và không thực tiễn lắm
năm 2020 DRAM-không-tụ đã xuất hiện một ý tưởng sử dụng ôxit bán dẫn indi-galli-thiếc IGZO (indium-gallium-zinc oxide)

Interuniversity Microelectronics Centre
năm 2004 IGZO được nêu ở Tokyo
đầu thập niên 2010 Sharp thương mại hoá IGZO để sản xuất transistor màng mỏng ở trong những tấm nền mạch điều khiển (backplane) màn hình
IGZO có cấu trúc vô định hình (amorphous), trong suốt, tiêu hao cực kỳ ít điện nếu tắt
năm 2020 đội ngũ Attilio Belmonte ở IMEC xuất bản nghiên cứu đề nghị DRAM 2T0C sử dụng IGZO

2T0C
ý tưởng 2T0C IGZO được chỉnh sửa từ một thiết kế bộ nhớ nhúng "2-transistor gain cell memory" sử dụng 1 trong 2 transistor như một tụ điện
2T0C IGZO có 2 transistor, một cho việc đọc, một cho việc viết
khi bật transistor viết, một điện tích sẽ chảy vào cổng của transistor đọc
cổng của transistor đọc có cấu trúc của một tụ điện, lưu điện tích ấy thông qua "điện dung ký sinh"
để đọc ô nhớ (cell), một dòng điện "đọc" được cho qua transistor đọc; điện tích hiện diện ở cổng transistor đọc sẽ tạo ra một trường điện, làm thay đổi tính dẫn điện của kênh transistor đọc
nếu dòng điện qua đã lớn, bit được lưu là 1; nếu dòng điện qua nhỏ, bit là 0
tác vụ "đọc" này không phá huỷ dữ liệu, khác với DRAM
thiết kế "gain cell" hoạt động không tốt nếu được thực thi ở silicon, vì transistor silic rò điện khá nhiều, nhưng IGZO có "dải khe năng lượng" lớn đã khả thi hơn cho thiết kế của IMEC
IGZO tiêu-hao-cực-kỳ-ít-điện-nếu-tắt đã tăng thời gian duy trì dữ liệu, lên đến 400 giây, tức là đã gấp 1000 lần DRAM thông thường
IMEC nói rằng transistor có thể thu nhỏ đến chiều dài 14 nanomet mà không đánh đổi "thời gian duy trì dữ liệu" ấy

IGZO
nhược điểm là, cần nhiều mối tiếp xúc (contact) và dây nối liên thông (interconnect) nối transistor đọc và viết, rất có thể sẽ làm to ô nhớ; có ý kiến cho rằng sẽ cần 9F2
màng IGZO dễ lắng đọng, giúp việc xếp tầng transistor tốn ít chi phí hơn, nhưng "ô nhớ" không hoàn toàn phẳng, sẽ có những gồ (bump) bởi những dây nối liên thông (interconnect) và mối tiếp xúc (contact) gây khó cho việc xếp nhiều tầng
về tính tin cậy, DRAM cũ có thể hoạt động qua hàng triệu chu kỳ, trong khi 2T0C nhỏ và dễ hỏng, sản xuất dễ gặp lỗi, những hiệu ứng bên ngoài có thể dần dần làm suy giảm hiệu năng transistor
một vấn đề là PBTI (positive bias temperature instability) khi một điện trường liên tục ở nhiệt độ nóng sẽ bẫy electron ở trong hoặc ở gần ôxit cổng, làm thay đổi ngưỡng điện áp, làm biến đổi năng lực đọc bit đúng
với DRAM 3D, bị nhét vào một chồng nhiều tầng (stack) gây ra áp lực cơ học và nhiệt độ cao hơn, nghiên cứu đã chỉ ra rằng cả 2 đều làm hại thêm những chuyển dịch ngưỡng điện áp PBTI gây ra
năm 2020 nghiên cứu IMEC giúp đưa IGZO vào nhiều lộ trình dài-hạn liên quan đến ngành công nghiệp DRAM