Node quy trình 45 nanômét

Kaiko Minakata
các bóng bán dẫn sẽ được nối dây qua những dây nối trong [interconnect] kim loại, được nhúng [embed] trong những lớp ở trên, những lớp được gọi là "lớp kim loại"
dây kim loại sẽ đi xuống và kết nối điện với bóng bán dẫn ở những điểm tiếp xúc [contact] sẽ thu nhỏ cùng với thiết bị
mục tiêu của một node quy trình là làm sao để sản xuất hàng loạt những thiết bị rất nhỏ này, kích thước nhất quán và hiệu năng đáng tin cậy trong một khoảng thời gian dài
sai lệch [deviation] được đo lường bởi chỉ số metric "hiệu suất tham số" [parametric yield], hoặc nếu thiết bị hư hỏng, sẽ được đo bởi "hiệu suất thảm hoạ" [catastrophic yield]

Kiểm tra tạp chất [dopant]
kiểm tra tấm nền [substrate] được nhà cung cấp đưa đến sẽ gồm 3 phần
thứ nhất là ước lượng hàm lượng tạp chất trong silic: wafer được sản xuất bằng cách kéo những miếng tinh thể ra khỏi một bể silic lỏng
trong suốt quy trình Czochralski, những tạp chất (cácbon, ôxy, kim loại) có thể bám vào và làm nhiễm bẩn bể silic lỏng
nếu những tạp chất này sáp nhập vào bóng bán dẫn, nhất là tạp chất kim loại, nó sẽ thay đổi ngưỡng điện áp của bóng bán dẫn
kiểm tra những tạp chất này bằng cách đo lường điện trở của bề mặt wafer rồi so sánh với cấu hình [specification]: một đầu dò [probe] 4-điểm sẽ đặt lên wafer và chạy một dòng điện từ điểm này đến điểm kia

Cấu trúc tinh thể
wafer là một đơn tinh thể: bất cứ gián đoạn, lỗi xếp chồng, tạp chất... nào ở trong mạng lưới tinh thể... cũng có thể "bẫy" hoặc can thiệp những hạt mang điện tích đi qua silic
để kiểm tra "định hướng" [orientation] tinh thể học [crystallorgraphic] của silic, máy "quang phổ nhiễu xạ" tia X [X-ray diffractometer] chiếu một chùm tia X và kiểm tra cường độ tia dội lại: nếu có hiện tượng tán xạ, có thể bởi vì mạng tinh thể silic có những căng thẳng [strain] hoặc lỗi [flaw]

Phẳng
phồng [bowing] hoặc vênh [warping] bề mặt tấm nền silic sẽ ảnh hưởng hiệu năng in thạch bản sau này
máy in thạch bản có "độ sâu tiêu cự" [deep of focus] rất chặt chẽ: là tầm khoảng cách để hình ảnh của mẫu hình mặt nạ quang sẽ được giữ ở tiêu điểm, toàn bộ tấm nền sẽ phải nằm trong những giới hạn DoF
máy đo độ nghiêng [stylus profilometer] (profiler) giống như một ngón tay với một lưỡi cưa kim cương [diamond tip] rà khắp bề mặt wafer, nhiều lần qua lại, để tạo ra một hình ảnh 3 chiều
profiler hoạt động giống như một kính hiển vi lực điện tử
có những phương pháp không-tiếp-xúc dựa trên laser và cảm biến điện dung... nhưng đắt hơn

Rửa sạch
chất nhiễm bẩn còn sót lại trên bề mặt tấm nền sẽ có thể bị lọt xuống cổng và ảnh hưởng hiệu năng của bóng bán dẫn
thuở đầu, wafer được làm sạch bằng bàn chải cọ hoặc siêu âm, và được nhúng trong hoá chất: axit hydro floric, nước cường toan, axit nitric
siêu âm có thể làm nứt gãy wafer, trong khi những hoá chất cũng làm bẩn wafer
thập niên 1960 Werner Kern bấy giờ ở công ty RCA, đã trình làng phương pháp RCA-Clean ngày nay là tiêu chuẩn vàng của ngành công nghiệp
quy trình "lõi" của RCA-Clean là nhúng wafer xuống 2 bể trong 10 phút
bể thứ nhất, được gọi là SC-1 theo tiếng lóng của ngành công nghiệp, rất có tính kiềm: ôxy già và dung dịch amoniac hoà tan trong nước, được pha loãng
sau đó wafer được lấy ra, rửa bằng nước siêu tinh khiết UPW [ultra pure water] rồi được nhúng xuống bể axit thứ hai, được gọi là SC-2 chứa ôxy già và axit clohydric được pha loãng
năm 1990 Werner Kern xuất bản bài viết "The Evolution of Silicon Wafer Cleaning Technology"

LOCOS
cần cách điện những bóng bán dẫn, để chúng khỏi bị rò điện và ảnh hưởng lẫn nhau
thưở đầu, các xưởng fab sử dụng kỹ thuật ôxy hoá cục bộ silic [local oxidation of silicon]
LOCOS tăng trưởng silic đi-ôxit ở trên tinh thể silic chỉ nhờ vào nhiệt và nước, giống như sắt gỉ
silic đi-ôxit không tăng trưởng ở những nơi có silic nitride, cho nên LOCOS sử dụng silic nitride là một "mặt nạ"
vấn đề đã nảy sinh, khi silic đi-ôxit bị đẩy vào những vùng hoạt động, nơi có bóng bán dẫn; hiện tượng được gọi là "mỏ chim" vì phần silic đi-ôxit xâm lấn này có hình thù giống mỏ chim
"mỏ chim" tạo ra những chỗ lồi và bề mặt ôxit không đều, sẽ gây vấn đề sau này ở những công đoạn in thạch bản, làm tán xạ ánh sáng ở những góc bất ngờ, huỷ hoại tính đồng nhất
ngành đã sử dụng phương pháp đánh bóng cơ hoá CMP [Chemical Mechanical Polishing] để làm phẳng những chỗ lồi, nhưng vấn đề "mỏ chim" vẫn tồn tại và ở node quy trình 250 nanomet đã không thể bỏ qua được nữa
cho nên, ngành bán dẫn đã ứng dụng phương pháp mới "rãnh cách điện nông" STI [shallow trench isolation] còn gọi là kỹ thuật "Box Isolation"
STI khoan những rãnh kích thước nanomet ở giữa những bóng bán dẫn, lấp đầy rãnh bằng vật liệu cách điện (silic đi ôxit)

Khoan rãnh
mới đầu, tăng trưởng một lớp silic đi-ôxit dày 10 nanomet trên tấm nền silic, là lớp hy sinh, sử dụng phương pháp ôxy hoá nhiệt (nấu wafer với nước ở nhiệt độ 900 độ C)
bên trên, tăng trưởng một lớp silic nitride dày 20-50 nanomét, sử dụng phương pháp lắng động hơi hoá học [chemical vapor deposition] CVD áp suất thấp; lớp thứ 2 này được gọi là lớp dừng [stopping layer] sẽ bảo vệ tấm nền silic ở quy trình đánh bóng cơ hoá [chemical mechanical polish]
sau khi đã lắng đọng, những lớp này sẽ được kiểm tra chiều dày, sử dụng phương pháp Spectroscopic Ellipsometry: chiếu ánh sáng của một sự phân cực đã biết vào bề mặt, máy sẽ kiểm tra thứ phản chiếu lại
sau đó, in thạch bản được sử dụng để đúc mẫu hình ở nơi sẽ có rãnh
xưởng đúc [fab] áp lên một hoá chất nhạy-sáng, gọi là chất cản quang [photoresist] lên trên wafer
máy in thạch bản sẽ phơi sáng một hình ảnh của một mặt nạ ảnh [photomask] lên trên
phơi sáng hình ảnh sẽ được hiện hình [develop] nhờ ủ sau-phơi-sáng hoặc cách khác... tuỳ thuộc vào chất cản quang
sau công đoạn in thạch bản là công đoạn khắc axit [etch]: chất cản quang đã-hiện-hình [developed photoresist] là rãnh dẫn hướng [guide], mẫu hình những rãnh sâu từ 700 nanomet đến 2 micromet sẽ được khắc vào những lớp silic nitride, silic đi-oxit và nền silic
công đoạn khắc axit được làm bởi phương pháp khắc ion phản ứng [reactive ion etch] RIE: hỗn hợp những hoá chất khắc dễ bay hơi [volatile etching chemical] thường là hợp chất của clor và flor, bị biến thành plasma nhờ một trường tần số vô tuyến
sau đó plasma được tăng tốc đến wafer bởi một điện trường: khi đập bề mặt wafer, sẽ có một khắc kép [double etch], một là vật lý, bởi sự bắn phá ion, hai là phản ứng hoá học
tiến trình sẽ được đo lường bằng một máy đo độ nghiêng [stylus profiler] ví dụ KLA-Tencor P-7
nếu đã đạt yêu cầu, chất cản quang sẽ bị lột bỏ, bằng phương pháp làm sạch khô dựa-trên-plasma-ôxy gọi tên là đốt plasma [plasma ashing]
sau đó, những rãnh nông này sẽ được kẻ một lớp silic đi-ôxit dày 5-10 nanomet, tăng trưởng nhờ phương pháp ôxy hoá nhiệt
lớp silic đi-ôxit được trát lên tất cả silic bị-hư-hại ở trên các cạnh tường của những rãnh, láng mượt những phần bên trên của rảnh để có được những tính chất điện được cải thiện

Lấp rãnh
lắng đọng hơi hóa học [chemical vapor deposition] trộn nhiều tiền chất hoá học trong một khoang, rồi cứ thế sẽ lắng đọng một lớp vật liệu kích-thước-nanomet lên trên mục tiêu
lắng đọng hơi hoá học TEOS lấy tên của tiền chất hoá học tetraethyl orthosilicat Si(OC2 H5)4 trong đó wafer được nung đến 650-750 độ C và dung dịch TEOS bay hơi nhờ một máy tạo bọt hoặc một hệ thống bơm chất lỏng
mục tiêu lắng đọng ở đây là bề mặt wafer nóng bỏng, sẽ phân huỷ hơi TEOS, phá gãy những liên kết silic-ôxy-cácbon và hình thành một màng silic đi-ôxit
trước đó, ôxy hoá nhiệt là phương pháp được dùng để trải lớp silic đi-ôxit; tại sao không thể sử dụng tiếp để hình thành màng silic đi-ôxit thứ hai này?
lý do vì màng silic đi-ôxit thứ 2 này cần được lắng đọng xuống đáy những rãnh và lấp rãnh, hoàn toàn và đồng đều; ngành bán dẫn gọi đây là một độ phủ tốt [good coverage]
nếu sử dụng phương pháp ôxy hoá nhiệt, màng silic đi-ôxit ở dưới rãnh sẽ có những lỗ trống [void], vết nứt [seam] và mật độ thấp... có thể gây ra rò điện và những vấn đề hiệu suất [yield]

Ủ
sau đó, fab ủ wafer ở nhiệt độ 1000 độ C để gia cố lớp silic đi-ôxit chuẩn bị cho những bước tiếp theo sẽ có những hoá chất phản ứng (ví dụ axit hydrofloric)
sau đó là bước làm phẳng [planarize] bằng cách mài bỏ những silic đi-ôxit thừa đã bị lắng đọng ở bước CVD TEOS, sử dụng phương pháp đánh bóng cơ hoá
máy đánh bóng cơ hoá [chemical mechanical polish] đánh gột 500-700 nanomet silic đi-ôxit khỏi bề mặt, nhờ cả mài cơ học [mechanical grind] và một hỗn hợp sệt những hóa chất phản ứng
để máy mài không bị quá sâu, một laser sẽ được chiếu lên bề mặt wafer trong qúa trình CMP, cảm biến xem khi nào đã mài đến lớp silic nitride là lớp dừng [stopping layer] đã được tăng trưởng trên wafer trước khi khoan rãnh
xong CMP, lớp dừng silic nitride có thể bị loại bỏ nhờ phương pháp khắc ướt [wet etch] thường là axit phosphoric
hầu hết các tài liệu đã ghi lại phiên bản giống như miêu tả ở trên đây, nhưng "rãnh cách điện nông" [shallow trench isolation] STI vẫn được ứng dụng khác nhau ở những xưởng đúc [fab] khác nhau
STI được chạy qua toàn bộ wafer và phải đảm bảo chính xác ở hàng tỷ bóng bán dẫn

Giếng: pha tạp
sản xuất CMOS, bắt đầu là tạo ra những vùng silic bị pha tạp, trên đó sẽ phát triển những bóng bán dẫn NMOS và PMOS được gọi là giếng hoặc bồn [tub]
pha tạp với những nguyên tố boron, asen hoặc phosphor sẽ cho silic những tính chất điện mới; hầu hết xưởng [fab] sử dụng boron hoặc phosphor, pha tạp boron cho PMOS, pha tạp phosphor cho NMOS
NMOS nằm trên silic kiểu-P trong khi PMOS nằm trên silic kiểu-N để khi mở cổng MOSFET, nó sẽ hình thành một lớp đảo ngược [inversion layer] trong kênh giữa nguồn và máng
lớp đảo ngược [inversion layer] được tạo thành từ những hạt mang những điện tích trái dấu của silic đã-bị-pha-tạp của giếng
ví dụ NMOS đưa điện tử [electron] qua kênh, một điện áp cổng dương được áp vào NMOS, điện trường sẽ hút điện tử âm, lên từ tấm nền silic, để tạo thành một lớp đảo ngược, nối nguồn điện-âm và máng; ở đây, giếng là silic kiểu-P để có được một trường điện để tạo hiệu ứng điều khiển
thuở trước, việc pha tạp này được làm bởi phương pháp khuếch tán nhiệt: đưa wafer vào một lò nung, cùng với hoá chất bổ sung [dopant] lỏng, nung đến 900-1200 độ C để hoá chất [dopant] khuếch tán vào silic
sau 1 thời gian, khuếch tán nhiệt đã thay bằng phương pháp cấy ion: kích thích ion hoá chất bổ sung [dopant] và bắn dưới dạng chùm ion vào cấu trúc tinh thể silic
năm 1954 ý tưởng cấy ion được ghi nhận là của William Shockley người giúp phát minh bóng bán dẫn, tạo ra bóng bán dẫn lưỡng cực và cũng là người theo thuyết ưu sinh
thập niên 1950 máy cấy ion đầu tiên là phiên bản chỉnh sửa lại những máy gia tốc chùm ion của những phòng thí nghiệm hạt nhân
thập niên 1970 và 1980 nhiều doanh nghiệp đã được tách ra để thương mại hoá máy cấy ion, ý tưởng đơn giản và kết quả đã xác định hơn phương pháp lắng đọng hơi hoá học, nhưng quy trình cấy ion vẫn phức tạp về mặt kỹ thuật

Giếng NMOS
tạo giếng NMOS trước, nếu muốn tạo ra silic kiểu-P
máy cấy ion bắn wafer đồng đều, ta muốn máy cấy ion cấy một mẫu hình cụ thể, thẳng hàng [align] với những bóng bán dẫn sẽ ở trên chip
vậy là, in thạch bản: phết chất cản quang lên wafer, phơi sáng wafer trong công cụ phơi sáng với mặt nạ quang, rồi hiện hình [develop] hình ảnh đã-được-phơi-sáng
hình ảnh của mặt nạ sẽ chứa những hố ở nơi sẽ có giếng: trong khi hiện hình, chất cản quang [photoresist] dày 300-800 nanomet sẽ cứng lại, để "cản" chùm ion sẽ pha tạp silic
nguyên tử boron nồng độ 10-100 triệu tỷ mỗi cm vuông sẽ được bắn vào silic, nhúng sâu vài trăm nanomet bên trong mạng tinh thể silic
kết quả được đo lường bởi máy khối phổ ion thứ cấp [secondary ion mass spectrometry] SIMS
SIMS bắn phá một chùm ion sơ cấp [primary ion] lên bề mặt wafer, khiến những ion thứ cấp bị đánh bật ra; SIMS thu thập những ion thứ cấp này và đếm tỷ lệ, để xác nhận xem liệu tỷ lệ boron đã-được-nhúng bên trong silic đã như mong muốn hay chưa
nếu đã đạt yêu cầu, chất cản quang [photoresist] bị lột bỏ, nhờ phương pháp đốt plasma [plasma ash]
xong, loại bỏ "lớp hy sinh" silic đi-ôxit bằng phương pháp khắc ướt

Hằng số điện môi cao
từ node quy trình 130 nanomet, các xưởng đúc [fab] nhận thấy những hiệu ứng kênh ngắn: hạt mang điện đã rò rỉ qua kênh đến máng
ở node 90 nanomet, ngành bán dẫn đã đưa vào silic bị kéo căng [strained silicon]
node 45 nanomet thay đổi ôxit cổng, trước đó làm từ silic đi-ôxit, nay thay đổi là hafni ôxit
hafni ôxit có hằng số điện môi K cao hơn, giúp cổng tạo ra điện trường mạnh hơn, khắc phục hiệu ứng kênh ngắn, nhưng cũng cần một dòng chảy quy trình mới: lựa chọn giữa cổng trước và cổng sau
IBM chọn lộ trình "cổng trước" trong khi Intel chọn "cổng sau" và sau đó "cổng sau" trở thành chuẩn công nghiệp
với "cổng sau", cần làm một "cổng hy sinh" để gióng nguồn và máng, vì cổng sẽ được làm sau cùng

Lắng đọng hafni ôxit
bắt đầu, rửa bề mặt wafer khỏi những ôxit dư thừa
sau đó, đưa wafer vào lò nung để tăng trưởng một lớp silic đi-ôxit mới (đây là công đoạn ôxy hoá nhiệt) là lớp làm mượt giữa nền silic và hafni ôxit
các xưởng đúc [fab] muốn những hạt mang điện đi nhanh qua kênh, tránh những bẫy giao diện [interface trap] là những khuyết tật: lệch mạng tinh thể [lattice mismatch], tạp chất [impurity], chất bẩn [contamination], liên kết silic bị "hở" [dangling] (điện tử tự do sẽ tóm được hạt tải điện tử, hoặc ngược lại)
tinh thể silic và hafni ôxit bị lệch mạng lưới, bề mặt nền silic có những liên kết "hở" [dangling] sau khi làm sạch hoặc được in mẫu [pattern], tăng trưởng silic đi-ôxit sẽ lấp những liên kết "hở" ấy, làm thụ động hoá những liên kết "hở" ấy
silic đi-ôxit vô định hình sẽ đóng vai trò "đệm" giữa silic và hafni ôxit
sau đó, lắng đóng lớp cổng hafni ôxit dày 1-2 nanomet sử dụng phương pháp lắng đọng lớp nguyên tử [atomic layer deposition] ALD căn bản sử dụng phản ứng luân phiên [alternating reaction] và thanh lọc giữa-chừng [purge half-step] để lắng đọng một lớp vật liệu, bên trong một khoang ALD; khác với ném tất cả vật liệu vào khoang trong cùng một lúc, như CVD thông thường,
mỗi chu kỳ 1-10 giây, ALD thêm một lớp hafni ôxit dày 1-2.5 angstrom cho đến khi lớp vài nanomet đã được áp lên "đệm" silic đi-ôxit
đo lường chiều dày và xem đã phù hợp yêu cầu [specification] chưa, sử dụng 2 công cụ đo lường: Spectroscopic Ellipsometry và nhiễu xạ tia X [X ray refractometry]
Spectroscopic Ellipsometry nhanh, phù hợp cho wafer trên dây chuyền, có thể kiểm tra tất cả wafer
nhiễu xạ tia X chiếu tia X ở một góc hẹp, chùm tia X xuyên qua các lớp và can thiệp với nhau trên lộ trình phản chiếu: mẫu hình can thiệp này sẽ cho thấy độ nhám bề mặt và mật độ của silic

Cổng hy sinh
"cổng hy sinh" là silic đa tinh thể, bị chia tách bởi những ranh giới "thớ" [grain] nhưng vẫn có tổ chức hơn silic vô định hình, nhưng không khắt khe bằng silic đơn tinh thể, cho nên không cần quy trình Czochralski (Cz) để làm
"cổng hy sinh" làm bởi CVD áp suất thấp [low pressure chemical vapor deposition] LPCVD xuất hiện năm 1975: đưa một lố wafer vào trong một khoang lắng, dài và mỏng, với những cuộn dây nung nóng quấn quanh; nung wafer đến 580-650 độ C ở áp suất thấp, rồi bơm khí silane vào khoang
silane bám vào bề mặt wafer nóng, phân huỷ, phá gãy những liên kết silic-hydro; hydro bay đi, để lại một lớp silic đa tinh thể, dày 5-30 nanomet
để dễ dàng loại bỏ lớp "cổng hy sinh", một lớp bịt [capping layer] silic nitride được áp lên, sử dụng một phiên bản LPCVD
cuối cùng, in mẫu hình [pattern] toàn bộ lớp này để xác định nơi những cổng sẽ tại vị và loại bỏ silic đa tinh thể dư thừa, chỉ để lại "cổng hy sinh": lại in thạch bản - áp chất cản quang, phơi sáng wafer với mặt nạ ảnh, làm hiện hình [develop] hình ảnh
rồi khắc bỏ những lớp silic đa tinh thể, silic nitride và hafni ôxit... lại sử dụng quy trình khắc ion phản ứng [reactive ion etch] RIE
kết quả là một chồng cổng hy sinh: lần lượt từ trên xuống là silic nitride, hafni ôxit rồi đến một lớp silic đi-ôxit đệm

Cấy ghép halo
ở node quy trình 45 nanomet, ngoài nguồn và máng, 2 thứ nữa được tạo ra là cấy halo [halo implant] và phần mở rộng [extension]
cấy halo, còn gọi là cấy túi [pocket implant] là biện pháp đưa ra để khắc phục hiệu ứng kênh ngắn
kỹ sư xưởng [fab] thấy rằng, sau khi tạo ra nguồn và máng, hoá chất bổ sung [dopant] được-cấy-ion đã lan ra các bên, bên dưới cổng, càng thêm làm đoản mạch kênh
cấy gói [pocket implant] đưa một liều lượng lớn những hoá chất bổ sung [dopant] trong một gói [pocket] ở một góc bên dưới cạnh bên của cổng, sử dụng cùng những hoá chất bổ sung [dopant] của giếng ở dưới bóng bán dẫn; ví dụ NMOS, hoá chất bổ sung kiểu-P là boron

Phần mở rộng
đôi khi, "phần mở rộng" còn được gọi là những vùng máng/nguồn được pha tạp nhẹ, kéo dài nguồn/máng ở những vùng nông, ngay bên dưới cổng
"phần mở rộng" được thiết kế để bảo vệ ôxit cổng, khỏi "phun phần tử mang nóng" [hot carrier injection]
hạt mang điện đi qua kênh, nhờ điện trường, có thể quá nhanh, nóng đến mức phá ôxit cổng
"phần mở rộng" sẽ giảm tốc những "phần tử mang điện" đi từ nguồn đến máng
tạo "phần mở rộng" sẽ cần tạo những ôxit "bộ đệm" [spacer] gắn vào những tường bên của cổng hy sinh
làm những "phần mở rộng" trước, rồi đến những halo - hai việc này cần được làm 2 lần, một cho NMOS, một cho PMOS

Chế tạo halo và phần mở rộng
trước tiên là in thạch bản: chất cản quang, phơi sáng, hiện hình - để bao bọc vùng PMOS dưới lớp chất cản quang, đảm bảo cho chỉ vùng NMOS được xử lý
máy cấy ion bắn nguyên tử phosphor vào giếng kiểu-P của NMOS để tạo ra "phần mở rộng"
máy cấy ion bắn nguyên tử boron ở một góc, dưới cổng, tạo ra những halo
SIMS đo lường xem công việc đã đúng cấu hình [specification] mong muốn chưa
sau đó, làm tương tự PMOS nhưng ngược lại
xong NMOS và PMOS, lột bỏ chất cản quang, sử dụng công đoạn đốt ôxy [oxygen ashing]

Silic bị kéo căng
ở node quy trình 90 nanomet, silic bị-kéo-căng được đưa ra: những nguyên tử silic bị kéo xa khỏi vị trí thông thường, thay đổi cấu trúc nguyên tử silic; phần tử mang [carrier] đi nhanh hơn, ít bị tán xạ hơn silic thư giãn [relaxed silicon]
silic bị-kéo-căng đã cải thiện 35% tốc độ, tương đương 25% tiết kiệm điện năng, mà không cần thu nhỏ bóng bán dẫn
với NMOS, mạng tinh thể silic sẽ được "biến dạng kéo" [tensile strain] để tăng hiệu năng: thêm một lớp bịt [capping layer] silic nitride lên trên bóng bán dẫn, tác động lực nén dọc xuống kênh silic, rồi (lực) lan ra
có thể điều chỉnh lực căng, sử dụng tần số vô tuyến: lớp silic nitride gọi là lớp dừng khắc tiếp xúc [contact etch stop layer] CESL cũng đóng vai trò là đế dừng [stop liner] khi khắc [etch] những vùng tiếp xúc
CESL cũng "biến dạng kéo" [tensile strain] cho nên được gọi là T-CESL
với PMOS, mạng tinh thể silic sẽ được "biến dạng nén" [compressive strain] để tăng hiệu năng
Intel tiên phong phương pháp đưa silic-germani vào trong những rãnh ở nguồn và máng trên 2 phía kênh
silic-germani hợp mạng [lattice match] với mạng tinh thể silic, nhưng silic-germani có cấu trúc mạng rộng hơn
khi được lắng đọng, mạng tinh thể silic hợp mạng silic-germani nhưng bị đẩy vào trong

Silic bị-kéo-căng: PMOS
kéo căng PMOS cần 3 bước, về mặt ý tưởng
bước 1: áp những lớp đệm [spacer] vào tường bên của cổng hy sinh, và làm xong "phần mở rộng"
TEOS CVD lắng đọng một lớp silic nitride dày vài nanomet lên khắp bề mặt, sau đó sẽ khắc [etch] bỏ tất cả silic nitride ngoài trừ silic nitride bám vào tường bên của cổng hy sinh; theo cách nói của ngành bán dẫn, khắc [etch] không đẳng hướng, khắc xuống, bấy giờ RIE với khí flor
bước 2: khắc những rãnh vào silic quanh "cổng hy sinh" của PMOS để tạo không gian cho silic-germani
ôxy hoá nhiệt sẽ tăng trưởng một lớp silic đi-ôxit trên cả NMOS lẫn PMOS, silic đi-ôxit đóng vai trò "mặt nạ cứng" bảo vệ NMOS khi làm PMOS
in thạch bản sẽ phủ NMOS và chừa PMOS cho phơi sáng: phủ quay "chất cản quang", đưa wafer vào máy phơi sáng, hiện hình...
sau đó là một lượt RIE không đẳng hướng [anisotropic] khắc vào "mặt nạ cứng", phơi ra nguồn/máng PMOS được làm từ silic đơn-tinh-thể đã bị pha tạp, và phần mái của "cổng hy sinh"
sau đó, chất cản quang sẽ bị lột bỏ, sử dụng phương pháp đốt ôxy plasma [oxygen plasma ashing]; giờ đây, một bước khắc ướt [wet etch] có thể khoan những rãnh quanh cổng
bước 3 là mọc ghép [epitaxy] silic-germani vào khoang rãnh đã khoan
trong tiếng Hy Lạp, epitaxy nghĩa là "bên trên, theo một cách trật tự"
mọc ghép [epitaxy] tăng trưởng một cấu trúc tinh thể, trật tự, bên trên tấm nền
cuối cùng, pha tạp những nguồn và máng của bóng bán dẫn, để chúng có tính dẫn điện: loại bỏ "mặt nạ cứng", sau đó, in thạch bản, để bao phủ NMOS; sau đó, cấy ion bắn những hoá chất bổ sung [dopant] kiểu-P, ví dụ asen và boron, vào nguồn và máng silic-germani để khiến chúng có tính dẫn điện
đốt ôxy plasma lột bỏ chất cản quang, rồi đưa wafer qua bước ủ [anneal] trong một lò nung 1000 độ C để kích hoạt những hoá chất bổ sung [dopant] và sửa chữa những hư hại bởi máy cấy ion gây ra cho cấu trúc tinh thể
bước ủ 1000 độ C này là lý do tại sao "cổng hy sinh" cần thiết, cổng kim loại thực tế sẽ nóng chảy, nhiệt độ nóng chảy của silic đa tinh thể là 1414 độ C cho nên "cổng hy sinh" chịu được

Vùng tiếp xúc Silicua
bóng bán dẫn được nối dây với mạng lưới dây nối trong [interconnect] và những điểm mà dây này nối với bóng bán dẫn sẽ được gọi là "vùng tiếp xúc"
silic bị-pha-tạp và silic đa tinh thể là vật liệu có điện trở cao, làm giảm hiệu năng và tạo nhiệt
thu nhỏ những bóng bán dẫn, dây nối trong [interconnect] và vùng tiếp xúc [contact] cũng thu nhỏ, làm tăng điện trở
dây nối trong [interconnect] rộng dưới 1 micromet, điện trở đã cao đến mức không thể lờ đi; các kỹ sư IC tìm ra giải pháp thập niên 1960 sử dụng những hợp kim platin-silic để cải thiện điện trở ở những vùng tiếp xúc của đi-ốp
thập niên 1980 xưởng đúc [fab] lắng đọng những lớp kim loại, lên trên silic, với nhiệt độ cao, tạo ra một lớp hợp kim silic-kim-loại ở trên nguồn/máng; hợp kim là silicua
mới đầu, việc này thực hiện với phương pháp polycide: lắng đọng những lớp silic đa tinh thể và kim loại, ủ để tạo ra hợp kim, rồi in mẫu hình [pattern] bỏ những phần cần bỏ; in mẫu hình [pattern] là in thạch bản, một công đoạn đắt đỏ

Silicide tự-sắp-hàng
đầu thập niên 1990 các xưởng đúc [fab] đưa ra phương pháp không cần in thạch bản, rẻ hơn, là "tự căn chỉnh" [self aligned]
silicide tự-căn-chỉnh, viết tắt là salicide, nhiều phiên bản, phục vụ nhiều kim loại: titan, nickel, côban
trước tiên là làm sạch wafer, lắng đọng một "mặt nạ cứng" silic đi-ôxit, rồi in thạch bản để phủ bóng bán dẫn, rồi khắc [etch] qua "mặt nạ cứng" để phơi sáng nguồn/máng
sau đó, lắng đọng một trong 3 kim loại: titan, nickel hoặc côban... lên trên wafer, sử dụng phương pháp phún xạ [sputter]
tuỳ vào kim loại, có thể cần một lớp bịt [capping layer] bảo vệ khỏi ôxy hoá: titan không cần lớp bịt, côban cần
trong ngành bán dẫn, silicide titan có một phương pháp tạo hình 2-bước khá nổi tiếng
ở node quy trình 45 nanomet, nickel và côban đã thay thế titan, titan vẫn được sử dụng để trình diễn minh hoạ
sau khi lắng đọng titan, ủ wafer ở 600-700 độ C
bất cứ chỗ nào titan chạm silic, tức là ở bề mặt nguồn và máng, công đoạn ủ sẽ biến nó thành sản phẩm trung gian C49; điện trở C49 quá cao để sử dụng được làm silicide, nhưng C49 đủ bền vững để người ta có thể loại bỏ titan đã-không-phản-ứng với một bể hoá chất có-chọn-lọc khắc ướt [wet etch] axit hydrofloric
phản ứng với bể hoá chất axit hydrofloric này là lý do tại sao 3 kim loại titan, nickel và côban được chọn; bước khắc ướt [wet etch] này giúp silicide không hình thành ở những nơi không mong muốn của bóng bán dẫn, có thể làm hư khả năng dẫn điện
bỏ titan thừa, ủ lần 2 ở 700-900 độ C, kinh nghiệm cho thấy ủ hơn 850 độ C trong thời gian ngắn sẽ hiệu quả nhất; ủ lần 2 này sẽ biến C49 thành vật liệu C54 thành phẩm

Silic bị-kéo-căng: ILD (điện môi liên lớp)
CVD áp một lớp silic nitride dày 5-30 nanomet lên trên NMOS lẫn PMOS
giờ, chuẩn bị những lớp dây-nối-trong [interconnect] kim loại, để được lắng đọng và kết nối những bóng bán dẫn: bắt đầu là lắng đọng một ILD [interlayer dielectric]
điện môi liên lớp ILD cách điện và tách biệt thiết bị và những lớp kim loại
LPCVD hoặc phương pháp tương tự, sẽ lắng đọng silic đi-ôxit dày vài trăm nanomet
cuối cùng, làm phẳng [planarize] với phương pháp đánh bóng hoá cơ [chemical mechanical polish] mài bề mặt, đến khi "cổng hy sinh" lộ ra

Cổng kim loại
"cổng hy sinh" silic đa tinh thể đã bị phơi ra, có thể loại bỏ đơn giản bằng cách "khắc ướt" [wet etch]
thay vì axit, lần này sử dụng kiềm tetramethylammonium hydroxide cùng với xử lý siêu thanh [ultrasonic treatment] tẩy bỏ đến mảnh "cổng hy sinh" cuối cùng
ở đây, "cổng kim loại" làm từ nhôm, nhưng trước tiên, cần lắng đọng một lớp kim loại chức-năng-công-việc [work-function metal]
kim loại chức-năng-công-việc giúp tinh chỉnh ngưỡng điện áp của những bóng bán dẫn PMOS và NMOS: một ngưỡng thấp sẽ bật/tắt nhanh hơn, nhưng hao điện hơn vì bị rò rỉ; ngưỡng cao sẽ bật/tắt chậm, nhưng tiết kiệm điện
ở node quy trình 45 nanomet, bóng bán dẫn PMOS và NMOS sử dụng những kim loại chức-năng-công-việc khác nhau, cần áp theo một trình tự cụ thể để có hiệu ứng mong muốn
trước tiên, thêm một lớp kim loại chức-năng-công-việc PMOS, thường là titan nitride, lên cả NMOS và PMOS
rồi in thạch bản, để bao phủ PMOS, và loại bỏ titan nitride khỏi vùng NMOS
sau khi loại bỏ chất cản quang, thêm kim loại chức-năng-công-việc NMOS, thường là nhôm nitride, lên cả NMOS và PMOS
cuối năm 2007 dòng công việc này đã phục vụ kiến trúc vi xử lý 45 nanomet Penryn của Intel
năm 2008 Intel chỉnh sửa lại (không nói đến ở đây) cho dòng vi xử lý thế hệ 2 Hằng-số-điện-môi-Cao Cổng-kim-loại-được-làm-cuối-cùng
Intel sử dụng nhôm ở bước lắng đọng cổng kim loại này, một hình thức CVD nào đó; có những phiên bản node quy trình đã sử dụng vonfram
rồi CMP [chemical mechanical polish] đánh bóng những nhôm dư thừa và hoàn thiện cổng kim loại, chỉ còn phần việc chế tạo những chỗ cắm [plug] và dây nối trong [interconnect] đồng

Chỗ cắm
chỗ cắm [plug] là những "pin" dọc xuống những vùng tiếp xúc, kết nối bóng bán dẫn với những lớp dây-nối-trong [interconnect] kim loại
bắt đầu với 2 lớp: một là silic đi-ôxit được lắng đọng nhờ CVD, phục vụ là lớp dừng [stopping layer] ngăn một công đoạn khắc [etch] sau này đi quá xa
hai là lắng đọng silic đi-ôxit nữa, phục vụ là điện môi liên lớp và cách điện những cổng kim loại, khỏi những vùng tiếp xúc ở nguồn và máng
chạy một bước in thạch bản, để xác định vị trí những vùng tiếp xúc
rồi sẽ khắc [etch] xuống, qua những lớp silic đi-ôxit và silic nitride, sử dụng RIE với khí tri-fluoro methan
plug được làm bằng vonfram, nhưng trước tiên, CVD áp một lớp titan nitride lên bề mặt và phần lộ ra của vùng tiếp xúc [contact's opening]
lớp titan nitride đóng vai trò một lớp dính [glue layer] giữ vonfram bên trong plug và ngăn vonfram khỏi khuếch tán vào silic
áp xong titan nitride, CVD vonfram hexa-fluoride lắng đọng vonfram lên toàn bộ bề mặt; Spectroscopy Ellipsometry đo lường tiến triển trên những màng vonfram, nhưng phải sử dụng kính hiển vi điện tử [electron microscope] để nhìn vào plug, tức là phải làm bên ngoài dây chuyền sản xuất
áp xong vonfram, CMP đánh bóng xuống đến lớp ILD (điện môi liên lớp)

Dây nối trong
thập niên 1990 ở node quy trình 130 nanomet, IBM lần đầu tiên sử dụng vật liệu đồng làm dây-nối-trong thay thế nhôm, vì dây nhôm đã quá nhỏ và điện trở quá cao để gửi tín hiệu ở tốc độ cao
trước đó, dây-nối-trong nhôm được sản xuất theo một quá trình loại bỏ [subtractive manner]: lắng đọng một lớp nhôm phủ [blanket], in thạch bản những dây, khắc khô [dry etch] phần thừa
đồng sẽ khuếch tán ra chỗ khác, cho nên IBM đổi sang quá trình thêm [additive], lấy ý tưởng từ cách sản xuất bo mạch chủ đắt tiền

Damascene
phương pháp Damascene lắng đọng một lớp ILD [interlayer dielectric] nhờ sử dụng CVD tăng-cường-plasma
vật liệu khác với ILD silic đi-ôxit ở cấp độ bóng bán dẫn, đây là vật liệu điện môi hằng-số-điện-môi-thấp, hằng số điện môi thấp hơn silic đi-ôxit để giảm vấn đề điện dung
thuở đầu, lựa chọn phổ biến là kính silic FSG [silicon glass] pha fluorine, căn bản là silic đi-ôxit pha flor; sau này đã đổi sang ôxit pha-cácbon hoặc cacborundum (cácbua silic) xốp [porous silicon oxycarbine]
lắng đọng ILD xong, wafer gửi đến gian in thạch bản của xưởng đúc [fab] để in mẫu hình [pattern] mạng lưới dây-nối-trong vào lớp ILD
rồi etch lớp điện môi, sử dụng RIE, chừa lại một mạng lưới những rãnh sâu
chất cản quang được lột bỏ, sử dụng phương pháp đốt ôxy plasma [oxygen plasma ashing]
sau đó, lót những rãnh sâu bằng một lớp rào khuếch tán đồng [copper diffusion barrier] được làm từ tantal, cùng với một lớp đồng "giống" [a seed layer of copper]
lớp đồng "giống" này là nền tảng cho kỹ thuật mạ đồng điện phân
mạ đồng điện phân là kỹ thuật đã nổi tiếng từ lâu, bí quyết của IBM là: với những điều kiện thích hợp, sẽ xảy ra hiện tượng mà IBM gọi là "siêu lấp" [superfill]
với "siêu lấp", đồng sẽ lấp những rãnh dây-nối-trong từ dưới lên, mà không có lỗ trống [void] hay khuyết tật như xảy ra ở những phương pháp CVD (lắng đọng hơi hoá) và PVD (lắng đọng hơi vật lý)
kỹ thuật "mạ đồng điện phân" bao phủ đồng lên khắp bề mặt, CMP mài phần đồng thừa, chừa lại một lớp kim loại những rãnh dây-nối-trong đã lấp đầy đồng
những bước tiếp theo là thêm những lớp kim loại được đặt chồng lên trên, được làm bằng cách lắng đọng một lớp ILD, in thạch bản, khắc [etch] không đẳng hướng [anisotropic], thêm dây-nối-trong đồng

Intel
đôi khi, một node quy trình tiên tiến hơn đã cần xáo trộn các bước trong dòng chảy công việc
ví dụ node quy trình 130 nanomet của Intel tạo hình giếng, trước bước STI [shallow trench isolation]
ngoài ra thì, có vẻ như một node tiên tiến hơn sẽ cải thiện bằng cách thắt chặt những dung sai [tolerance] trong các bước, thay vì thay đổi những bước ấy